自动补偿扩频时钟发生器的方法与装置制造方法及图纸

提供一个改进的扩频时钟发生器电路，自动补偿锁相环（ＰＬＬ）电路（１００）中无源部件参数值、系统增益以及充电泵源电流的变化。在特定的间隔处，监测相位频率探测器（ＰＦＤ）（１２２）之上升（１２４）与下降（１２６）输出的脉冲宽度，以确定这些上升和下降信号（１２４，１２６）与典型或名义脉冲宽度持续时间之间的偏差。脉冲宽度持续时间实际值的误差确定之后，根据误差信号的幅值和方向，调整ＰＬＬ系统（１００）。ＰＬＬ增益参数的变化，尤其是ＶＣＯ（１３４）增益和充电泵源电流的变化，对ＰＤＦ（１２２）的输出有重要的影响，因此上升和下降信号（１２４，１２６）的宽度会随着频率沿扩频时序图的变化而改变。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

一般说来，本专利技术涉及图像生成设备，确切地说，针对减少电磁干扰辐射的一类扩频时钟发生器。本专利技术专门公开了一种自动补偿的扩频时钟发生器，它测量锁相环上升与下降信号的脉冲宽度，将实际脉冲宽度持续时间与典型值进行对比，并改变一个系统参数，以校正任何偏差。
技术介绍
高速数字时钟发生器通常会产生很强的电磁干扰(EMI)辐射噪音，除非在设计含有此类时钟的设备时，采取特别的措施。一种可靠和低成本的减少EMI辐射的方法，是采用一种扩频时钟，正如5,488,627和5,631,920号美国专利中所公开的。在这些专利公开的电路中，利用可编程计数器及存储在一个存储器电路中的数据，改变扩频的频率。5,488,627和5,631,920号美国专利经过共同转让，其全部内容在此作为引用而加入。在美国专利申请序列号09/169,110(1998年10月8日递交)中，公开了一种数字扩频时钟电路，利用随机存取存储器和一个多路转接器，在时钟电路开始正常运转之前，接收初始化数据，使其中时钟可变。该申请的名称为“可变扩频时钟”，已经共同转让给了LexmarkInternational，Inc.，其全部内容在此作为引用而加入。过去的扩频时钟发生器(SSCG)设计中，关于电压控制振荡器增益、充电泵源电流与无源部件的参数值，有一种设计中的敏感性。通过修改SSCG电路，自动地或在计算机程序的控制下，校正这些敏感参数，将是一种改进。
技术实现思路
所以，本专利技术的主要优点是，提供一种扩频时钟发生器，对于无源部件的参数、电压控制振荡器的增益与充电泵源的电流，它自动补偿其变化，以提供一种更精确和EMI辐射更低的时钟电路。本专利技术的另一个优点是，提供一种扩频时钟发生器，采用一种基于微处理器的控制系统，或者采用一种纯硬件逻辑控制系统，对于电压控制振荡器的增益、充电泵源的电流与无源部件的参数，自动补偿其变化。本专利技术的再一个优点是，提供一种扩频时钟发生器，通过采用一种精确的外部时钟，标定一个测量锁相环电路的“峰值”(或最大)上升和下降信号的误差检测电路，对于电压控制振荡器的增益、充电泵源的电流与无源部件的参数，自动补偿其变化。至于本专利技术其它的优点和其它的新颖特点，一部分将在以下的介绍中阐明，一部分对于内行来说，参看以下的介绍之后是显而易见的，或者可以在本专利技术的实践中学会。为了实现上述的和其它的优点，根据本专利技术的一个方面，特此提供了一个改进的扩频时钟发生器电路，它不仅能自动补偿无源部件参数值的变化，还能自动补偿锁相环回路内部电路中电压控制振荡器的增益与充电泵源的电流之变化。在特定的时间，监测相位频率探测器(PFD)的上升和下降输出，以确定这些上升和下降信号的“峰值”(或最大)脉冲宽度。将这些上升和下降信号的脉冲宽度持续时间与名义(或典型)值进行对比，确定出误差(如果有的话)之后，根据误差信号的幅值和方向，调整锁相环路(PLL)系统。锁相环增益参数的变化，尤其是电压控制振荡器的增益与充电泵源的电流之变化，对PFD的输出具有显著的影响，使得频率沿着扩频时序图改变时，上升和下降信号的脉冲宽度会发生变化。在频谱的某一部分，这些上升和下降信号的“峰值”(即最大)脉冲宽度，与调制特性和PLL参数有关。通过测量上升和下降信号的峰值脉冲宽度，并与理论脉冲宽度进行对比，可以确定一个补偿因子，校正这种误差。通过调整电路中的某些操作参数——包括电压控制振荡器的增益、充电泵源的电流、环路滤波器的参数值、地址表和基址——中的任何一种或者其组合，可以实施自动补偿的方案。锁相环(PLL)电路是本专利技术的基础，其中电压控制振荡器(VCO)的输出送入一个N分频电路(往往也称为N分频计数器)，N分频电路的输出作为反馈信号，又送回相位频率探测器(PFD)。一个参考信号，优选情况下是一个频率已知的、非常精确的时钟信号，是提供给PFD电路的另一个输入。这个参考信号本身也可能是一个分频信号，为系统时钟输出频率分频而成。如本领域技术人员所知，PFD电路的输出为上升和下降误差信号，在扩频时钟发生器中频繁地输出此类脉冲，因为N分频电路会有意在PFD的反馈输入中，周期性地引入一个误差。正是对上升和下降信号脉冲宽度的精确测量，使得本专利技术切实可行，因为理论脉冲宽度得以与实际脉冲宽度进行对比，并在这种精确测量的基础上补偿任何误差。优选的扩频时序图具有相当明显的峰和谷，将会产生相应的也有些“多峰的”误差时序图(即绘制出上升和下降“误差”信号脉冲宽度的曲线)。通过在N分频计数器中引入不同的N值，促使PFD电路向充电泵源输出或者上升或者下降的脉冲，进而促使VCO发出新的频率，可以产生和控制这些时序图。在该优选的时序图中，有128个不同的时间间隔，逐次产生一个新的频率，由VCO发出，优选情况下该时序图连续重复这128个间隔。采用该优选的或“目标”时序图产生的频率时序图，会受到适当的上升和下降信号的影响，这些信号也有它们自己的误差时序图，也有重复模式的128个间隔。在查看优选的误差时，误差时序图上的峰(不论是正的“峰”，还是负的“峰”——往往也被称为“谷”)皆非常明显。另外，如果电路参数的变化影响PLL电路，使得目标时序图并非精确复制，那么在正峰和负峰处，上升和下降信号的脉冲宽度会产生一个相当大的误差。如果要求取这些上升和下降信号脉冲宽度中这个误差的幅度，这是一个合理的位置。除了在时序图中显示出峰和谷的位置对最大脉冲宽度进行采样以外，刚好在最大峰值和最小峰值(或“谷”)之前，实际误差时序图与目标时序图之间，可能也会显示出类似的大偏离。虽然在时序图中准确确定这些实质的偏离发生之处，比在同一信号的最大峰值处对其进行监测更加困难，但是在误差时序图中采用这些个位置，具有一定的优点，如下所述。有两个不同的实施例在实现本专利技术中极为有用。在第一个例子中，采用一种微处理器类型的电路和计算机程序，对锁相环中载入N分频计数器的N值进行控制。另一个优选的实施例采用硬件逻辑部件，而不采用微处理器或其它序列可编程设备，也能够依照顺序将正确的N值放入N分频计数器中。在这两个例子中，最好都采用大量的逻辑门和其它类型的数字电路，优选情况下是在单一的集成电路中，比如一个ASIC(专用集成电路)。要提供大量的逻辑门，ASIC是一种非常经济的方式，甚至可以包括带有随机存取存储器的微处理器。在采用处理电路(比如ASIC内置的微处理器)的实施例中，处理电路的序列逻辑用于数据表的索引。这些数据或者存放在随机存取存储器(RAM)中，或者存放在只读存储器(ROM)中，表的内容将会依次送入一个加法器电路(以提供“基址”偏移)中，后者的内容将载入N分频计数器中。在这种方式下，处理电路完全实时地控制了N值，而N值又完全控制了送入PFD输入的反馈信号。该信号又控制了上升和下降信号，这两种信号送入充电泵源，从而控制了进入VCO的输出电流强度。在采用处理电路的实施例中，优选情况下是将一个非常稳定的时钟信号送入多路转接器的输入。另外，上升和下降信号也分别送入同一个多路转接器的两个输入端。这些时钟、上升和下降信号从这个多路转接器有选择地输出到由串联延迟单元组成的一个延迟链中，这个延迟链或者用于对时钟信号或上升和下降信号之一的脉冲宽度进行瞬时采样，或者用于在若干时序图周期中，测量上升和下降本文档来自技高网...

【技术保护点】
一种控制扩频时钟发生器的方法，所述方法包括：（ａ）为锁相环电路提供一个基本精确的时钟信号，并且提供一个控制器；随着时间的变化，所述锁相环产生多个输出频率；（ｂ）对于所述锁相环的相位频率探测器，测量其产生的上升信号和下降信号至少其中之 一的实际脉冲宽度持续时间，将所述实际脉冲宽度持续时间与一个预定的典型持续时间进行对比，找出两者的差异，从而求得一个偏差信号；（ｃ）根据所述偏差信号，控制所述锁相环的一个物理参数，自动补偿所述实际脉冲宽度持续时间与所述预定的典型持续时间之 间的差异，从而更精确地控制所述锁相环随时间变化的多个输出频率，模拟一个预定的目标扩频时序图。

【技术特征摘要】
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【专利技术属性】
技术研发人员：布利昂肯斯哈丁，克莱格埃里克哈达迪，
申请(专利权)人：莱克斯马克国际公司，
类型：发明
国别省市：US[美国]