启动电路制造技术

本发明专利技术公开了一种启动电路，包括：启动模块，用于在使能信号有效的情况下提供启动电压；延迟模块，与启动模块连接，用于在使能信号由有效状态切换至无效状态时，控制启动模块于预设时长内继续提供启动电压。因此，该启动电路可以基于延迟模块实现电路的延迟关闭，且延迟时长可控。迟时长可控。迟时长可控。

【技术实现步骤摘要】
启动电路


[0001]本专利技术涉及开关电源
，具体涉及一种启动电路。

技术介绍

[0002]启动电路广泛应用于电子
在开关电源应用中，DC
‑
DC开关电源的输入电压范围宽，而电源IC芯片又需要稳定的工作电压，因此启动电路就需要为电源IC提供安全稳定的启动电压。
[0003]参考图1，图1示出现有的一种启动电路的电路结构示意图。该启动电路通常应用于电源电压VDD大于5V的高压应用中，其包括：多个电阻R1～R7、晶体管M1～M3、齐纳二极管Z1～Z2以及电容C1～C2。其中，启动电压VINT为晶体管M3的源极跟随端电压，其电压等于Vcross(即齐纳二极管Z2的反向导通电压)减去Vgs_M3(即晶体管M3的栅源电压)，且该启动电压VINT可作为内部其他电路的供电电源。
[0004]当使能信号EN为高电平时，节点N3也为高电平，且节点N3的电压高于晶体管M的到痛阈值电压，进而使得晶体管M1导通，而晶体管M1导通后，齐纳二极管Z1～Z2也会相应的导通，以及晶体管M2和晶体管M3也会处于导通状态。当使能信号EN为低电平时，晶体管M1～M3均会处于关断状态。也即是说，当使能信号EN变为高电平时，经过很短的时间之后，启动电压VINT也会变为高电平；而当使能信号变为低电平后，启动电压VINT也会很快的变为低电平如为0，使得启动电路很快的关闭，延迟很小。如此，该启动电路对于某些在使能信号EN为低电平后还需要启动电路输出有效的启动电压来确保实现相应功能(如电路保护模块等)的电路模块或场景来说会不适用，进而无法有效的保证电路或器件的安全可靠。
[0005]因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

技术实现思路

[0006]为了解决上述技术问题，本专利技术提供了一种启动电路，可以基于延迟模块实现电路的延迟关闭，且延迟时长可控。
[0007]根据本公开第一方面，提供了一种启动电路，包括：启动模块，用于在使能信号有效的情况下提供启动电压；
[0008]延迟模块，与所述启动模块连接，用于在所述使能信号由有效状态切换至无效状态时，控制所述启动模块于预设时长内继续提供所述启动电压。
[0009]可选地，所述启动模块包括：
[0010]第一晶体管，栅极通过第一电阻接收所述使能信号，源极与参考地连接；
[0011]第二晶体管，源极通过第五电阻与电源端连接，栅极通过第四电阻与所述第一晶体管的漏极连接；
[0012]第三电阻，连接于电源端与所述第二晶体管的栅极之间；
[0013]第一齐纳二极管，阴极与电源端连接，阳极与所述第二晶体管的栅极连接；
[0014]第三晶体管，漏极与电源端连接，栅极与所述第二晶体管的漏极连接，源极通过第
七电阻与参考地连接；
[0015]第一电容，连接于所述第三晶体管的栅极与参考地之间；
[0016]第六电阻，连接于所述第三晶体管的栅极与参考地之间；
[0017]第二齐纳二极管，阴极与所述第三晶体管的栅极连接，阳极与参考地连接；
[0018]第二电容，连接于所述第三晶体管的源极与参考地之间，
[0019]其中，所述第一晶体管和所述第三晶体管均为NMOS晶体管，所述第二晶体管为PMOS晶体管，且所述第三晶体管的源极与所述启动电压输出端连接。
[0020]可选地，所述启动模块还包括：第二电阻，连接于所述第一晶体管的栅极与源极之间。
[0021]可选地，所述延迟模块包括：
[0022]控制单元，用于在所述使能信号由有效状态切换至无效状态的情况下产生无效的输入信号，以及用于根据有效的控制信号控制所述启动模块提供所述启动电压；
[0023]延迟单元，与所述控制单元连接，用于在所述输入信号由有效状态切换至无效状态时，于预设时长内产生有效的所述控制信号。
[0024]可选地，所述控制单元包括：
[0025]第四晶体管，栅极接收所述控制信号，漏极通过所述第四电阻与所述第二晶体管的栅极连接，源极与参考地连接；
[0026]第五晶体管，栅极通过所述第一电阻接收所述使能信号，漏极通过第九电阻与所述启动电压输出端连接，源极与参考地连接；
[0027]反相器，输入端与所述第五晶体管的漏极连接，输出端输出所述输入信号，
[0028]其中，所述第四晶体管和所述第五晶体管均为NMOS晶体管。
[0029]可选地，所述控制单元还包括：第八电阻，连接于所述第四晶体管的栅极与源极之间。
[0030]可选地，所述控制单元包括：
[0031]第六晶体管，栅极接收所述控制信号，漏极通过所述第四电阻与所述第二晶体管的栅极连接，源极与参考地连接，
[0032]其中，所述第六晶体管为NMOS晶体管，且所述使能信号为所述输入信号。
[0033]可选地，所述控制单元还包括：第十电阻，连接于所述第六晶体管的栅极与源极之间。
[0034]可选地，所述延迟单元包括计时器，所述计时器用于在所述输入信号由有效状态切换至无效状态时根据时钟信号开始计时，并在计时值达到预设阈值时切换所述控制信号至无效状态。
[0035]可选地，所述延迟单元包括RC延时网络，所述RC延时网络的输入端接收所述输入信号，所述RC延时网络的输出端输出所述控制信号。
[0036]本专利技术的有益效果是：本公开涉及一种启动电路，通过在启动电路中设置延迟模块，增加了启动电路的工作时间，保证了在使能信号由有效切换至无效状态时启动电路的延迟关闭，进而能够确保对于在电路关闭(此处指代使能信号无效时)后某些电路模块仍需持续供电才能实现相应功能的情况，进一步增强了电路的稳定性和安全性，且电路结构简单。同时，本公开中仅需改变延迟模块中的特定器件参数即可实现对预设时长的延迟时间
的调整，能够实现延迟时间的可控，因此更进一步的增加了电路的使用范围和可应用场景。
[0037]应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0038]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0039]图1示出现有的一种启动电路的电路结构示意图；
[0040]图2示出根据本公开实施例提供的启动电路的结构框图；
[0041]图3示出根据本公开实施例提供的启动电路的电路结构示意图；
[0042]图4示出根据本公开实施例提供的启动电路中延迟单元的输入和输出信号的时序波形图。
具体实施方式
[0043]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本专利技术的公开内容的理解更加透彻全面。
[0044]除非另有定义，本文所使用的所有的技术和科学术语与属于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种启动电路，其中，包括：启动模块，用于在使能信号有效的情况下提供启动电压；延迟模块，与所述启动模块连接，用于在所述使能信号由有效状态切换至无效状态时，控制所述启动模块于预设时长内继续提供所述启动电压。2.根据权利要求1所述的启动电路，其中，所述启动模块包括：第一晶体管，栅极通过第一电阻接收所述使能信号，源极与参考地连接；第二晶体管，源极通过第五电阻与电源端连接，栅极通过第四电阻与所述第一晶体管的漏极连接；第三电阻，连接于电源端与所述第二晶体管的栅极之间；第一齐纳二极管，阴极与电源端连接，阳极与所述第二晶体管的栅极连接；第三晶体管，漏极与电源端连接，栅极与所述第二晶体管的漏极连接，源极通过第七电阻与参考地连接；第一电容，连接于所述第三晶体管的栅极与参考地之间；第六电阻，连接于所述第三晶体管的栅极与参考地之间；第二齐纳二极管，阴极与所述第三晶体管的栅极连接，阳极与参考地连接；第二电容，连接于所述第三晶体管的源极与参考地之间，其中，所述第一晶体管和所述第三晶体管均为NMOS晶体管，所述第二晶体管为PMOS晶体管，且所述第三晶体管的源极与所述启动电压输出端连接。3.根据权利要求2所述的启动电路，其中，所述启动模块还包括：第二电阻，连接于所述第一晶体管的栅极与源极之间。4.根据权利要求3所述的启动电路，其中，所述延迟模块包括：控制单元，用于在所述使能信号由有效状态切换至无效状态的情况下产生无效的输入信号，以及用于根据有效的控制信号控制所述启动模块提供所述启动电压；延迟单元，与所述控制单元连接，用...

【专利技术属性】
技术研发人员：宫志超，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：