实现抗噪声的超导量子比特控制方法、系统及装置制造方法及图纸

本发明专利技术公开一种实现抗噪声的超导量子比特控制方法、系统及装置，方法包括在每个预设门周期内，基于控制周期模型对耦合器单元的耦合器控制线施加控制信号来调整耦合器单元的频率；当对耦合器控制线施加的正向控制信号及反向控制信号达到最大值时，耦合器单元的频率达到最小值，第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度达到最大值；当控制信号为0时，耦合器单元的频率达到最大值区间，第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度接近于零。通过控制施加到耦合器单元上控制信号以调整耦合器单元的频率实现，引入反向控制信号，使得整体电压在门时间内的积分为零，以抑制低频噪声。频噪声。频噪声。

【技术实现步骤摘要】
实现抗噪声的超导量子比特控制方法、系统及装置


[0001]本专利技术涉及量子计算
，尤其涉及一种实现抗噪声的超导量子比特控制方法、系统及装置。

技术介绍

[0002]与经典计算机相比，量子计算机在解决某些问题时具有明显的优势。使用量子计算机求解问题的前提是有一套量子算法来正确地描述这个问题，而在实现算法时，最重要的就是构建操作时间短、保真度高的逻辑门。受控Z门是一种重要的两比特门，理论上可以用单比特门与两比特受控Z门的组合实现任意逻辑门操作。除了受控Z门，有时还需要实现受控相位门、虚交换门等两比特门。目前在超导量子计算领域，实现两比特门所需的时间较长，保真度也并不能达到容错量子计算所需的水准，导致这些问题的原因有很多，首先，环境噪声对量子比特的干扰难以排除，尤其是低频磁通噪声，这些噪声将导致量子比特更快地退相干、使量子态更易泄漏至高能态等问题；其次，对量子比特的控制是借助可编程逻辑门阵列（FPGA，Field Programmable Gate Array）在微波层面实现的，这意味着对量子比特施加的磁通与理想化的磁通并不相同，即波形会产生畸变，波形的畸变一方面会导致对量子比特的操控不完美，另一方面也使得数值模拟更加困难，尽管已有完善的方法矫正这种畸变，但仍无法产生完美的磁通波形。因此，在通往更快、更高保真度的两比特门的道路上仍有诸多挑战，而完成高保真度的两比特门是实现超导量子计算不可或缺的一环，提出一种抗噪声两比特逻辑门的操控方案对实现超导量子计算具有重要意义。

技术实现思路

[0003]本专利技术针对现有技术中的缺点，提供了一种实现抗噪声的超导量子比特控制方法、系统及装置。
[0004]为了解决上述技术问题，本专利技术通过下述技术方案加以解决：一种实现抗噪声的超导量子比特控制方法，基于第一超导量子比特单元、第二超导量子比特单元及耦合器单元实现，所述耦合器单元分别连接第一超导量子比特单元及第二超导量子比特单元，所述耦合器单元包括耦合器及连接的耦合器控制线，包括以下步骤：在每个预设门周期内，基于控制周期模型对耦合器单元的耦合器控制线施加控制信号来调整耦合器单元的频率；当对耦合器控制线施加的正向控制信号及反向控制信号达到最大值时，所述耦合器单元的频率达到最小值，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度达到最大值；当对耦合器控制线施加的控制信号为0时，所述耦合器单元的频率处于最大值区间内，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度接近于零。
[0005]作为一种可实施方式，所述基于控制周期模型对耦合器单元的耦合器控制线施加
控制信号，包括以下步骤：基于预设门周期，按照控制周期模型通过对耦合器单元的耦合器控制线施加正向控制信号和反向控制信号进行调整，使得通过耦合器单元的磁通量发生变化，以调整耦合器单元的频率，其中，在所述控制周期模型对应的磁通量波形图中，磁通量的积分为0。
[0006]作为一种可实施方式，所述耦合器单元的频率与磁通量的关系为：其中，表示耦合器单元的频率，表示磁通量。
[0007]作为一种可实施方式，所述对耦合器单元的耦合器控制线按照控制周期模型施加控制信号，包括以下步骤：在预设门周期的前四分之一时段内，对所述耦合器单元施加的正向控制信号逐渐增大，当门时间达到预设门周期的四分之一时，对所述耦合器单元的耦合器控制线施加的正向控制信号达到最大值，所述耦合器单元的正向磁通量达到最大值，频率达到最小值；在预设门周期的四分之一至二分之一时段内，对所述耦合器单元的耦合器控制线施加的正向控制信号从最大值逐渐减小至0，当门时间达到预设门周期的二分之一时，对所述耦合器单元的耦合器控制线施加的控制信号为0，所述耦合器单元的磁通量为0，频率达到最大值；在预设门周期的二分之一至四分之三时段内，对所述耦合器单元的耦合器控制线施加的反向控制信号逐渐增大，当门时间达到预设门周期的四分之三时，对所述耦合器单元的耦合器控制线的控制信号达到反向控制信号的最大值，所述耦合器单元的反向磁通量达到最大值，频率达到最小值；在预设门周期的四分之三及以后的预设门周期时段内，对所述耦合器单元的耦合器控制线施加的负向控制信号从最大电压值逐渐减小至0，当门时间达到预设门周期时，对所述耦合器单元的耦合器控制线施加的控制信号为0，所述耦合器单元的磁通量为0，频率达到最大值，其中，当耦合器单元的操作时间接近预设门周期时，将第一超导量子比特单元的频率及第二超导量子比特单元的频率调整至闲置频率。
[0008]作为一种可实施方式，所述对耦合器单元的耦合器控制线按照控制周期模型施加控制信号，还包括以下步骤：在预设门周期内，按照控制周期模型施加多次控制信号。
[0009]作为一种可实施方式，还包括以下步骤：通过第一控制信号对第一超导量子比特单元进行同步调整，以调整第一超导量子比特单元的频率，使得第一超导量子比特单元及第二超导量子比特单元相应的态所对应的能级处于所需的状态。
[0010]作为一种可实施方式，所述控制信号为电压信号。
[0011]作为一种可实施方式，所述调整耦合器单元的频率后，还包括以下步骤：获取第一超导量子比特单元及第二超导量子比特单元形成的两比特门，并对两比特门进行随机基准测试，得到两比特门对应的保真度；若保真度不是最高值，则基于保真度对控制周期模型的相关参数进行优化，直至得到最高保真度及最优控制周期模型，以替换控制周期模型。
[0012]一种实现抗噪声的超导量子比特控制系统，包括控制实现模块及调整模块；所述控制实现模块，包括第一超导量子比特单元、第二超导量子比特单元及耦合器单元，所述耦合器单元分别连接第一超导量子比特单元及第二超导量子比特单元，所述耦合器单元包括耦合器及连接的耦合器控制线；所述调整模块，用于在每个预设门周期内，基于控制周期模型对耦合器单元的耦合器控制线施加控制信号来调整耦合器单元的频率；当对耦合器控制线施加的正向控制信号及反向控制信号达到最大值时，所述耦合器单元的频率达到最小值，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度达到最大值；当对耦合器控制线施加的控制信号为0时，所述耦合器单元的频率处于最大值区间内，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度接近于零。
[0013]作为一种可实施方式，所述耦合器包括至少一个约瑟夫森结，通过施加控制信号于耦合器控制线来调节所述约瑟夫森结的等效电感值。
[0014]一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如上所述的方法步骤。
[0015]一种实现抗噪声的超导量子比特控制装置，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如上所述的方法步骤。
[0016]本专利技术由于采用了以上技术方案，具有显著的技术效果：本专利技术提出了一种新型实现量子比特逻辑门的方案，由于在控制门周期的二分之一及以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现抗噪声的超导量子比特控制方法，基于第一超导量子比特单元、第二超导量子比特单元及耦合器单元实现，所述耦合器单元分别连接第一超导量子比特单元及第二超导量子比特单元，所述耦合器单元包括耦合器及连接的耦合器控制线，其特征在于，包括以下步骤：在每个预设门周期内，基于控制周期模型对耦合器单元的耦合器控制线施加控制信号来调整耦合器单元的频率；当对耦合器控制线施加的正向控制信号及反向控制信号达到最大值时，所述耦合器单元的频率达到最小值，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度达到最大值；当对耦合器控制线施加的控制信号为0时，所述耦合器单元的频率处于最大值区间内，所述第一超导量子比特单元和所述第二超导量子比特单元之间的等效耦合强度接近于零。2.根据权利要求1所述的实现抗噪声的超导量子比特控制方法，其特征在于，所述基于控制周期模型对耦合器单元的耦合器控制线施加控制信号，包括以下步骤：基于预设门周期，按照控制周期模型通过对耦合器单元的耦合器控制线施加正向控制信号和反向控制信号进行调整，使得通过耦合器单元的磁通量发生变化，以调整耦合器单元的频率，其中，在所述控制周期模型对应的磁通量波形图中，磁通量的积分为0。3.根据权利要求2所述的实现抗噪声的超导量子比特控制方法，其特征在于，所述耦合器单元的频率与磁通量的关系为：其中，表示耦合器单元的频率，表示磁通量。4.根据权利要求2或3所述的实现抗噪声的超导量子比特控制方法，其特征在于，所述对耦合器单元的耦合器控制线按照控制周期模型施加控制信号，包括以下步骤：在预设门周期的前四分之一时段内，对所述耦合器单元施加的正向控制信号逐渐增大，当门时间达到预设门周期的四分之一时，对所述耦合器单元的耦合器控制线施加的正向控制信号达到最大值，所述耦合器单元的正向磁通量达到最大值，频率达到最小值；在预设门周期的四分之一至二分之一时段内，对所述耦合器单元的耦合器控制线施加的正向控制信号从最大值逐渐减小至0，当门时间达到预设门周期的二分之一时，对所述耦合器单元的耦合器控制线施加的控制信号为0，所述耦合器单元的磁通量为0，频率达到最大值；在预设门周期的二分之一至四分之三时段内，对所述耦合器单元的耦合器控制线施加的反向控制信号逐渐增大，当门时间达到预设门周期的四分之三时，对所述耦合器单元的耦合器控制线的控制信号达到反向控制信号的最大值，所述耦合器单元的反向磁通量达到最大值，频率达到最小值；在预设门周期的四分之三及以后的预设门周期时段内，对所述耦合器单元的耦合器控制线施加的负向控制信号从最大电压值逐渐减小至0，当门时间达到预设门周期时，对所述耦合器单元的耦合器控制线施加的控制信号为0，所述耦合器单元的磁通量为0，频率达到最大...

【专利技术属性】
技术研发人员：郭秋江，朱子天，
申请(专利权)人：浙江大学杭州国际科创中心，
类型：发明
国别省市：