一种半导体结构及栅极的制作方法技术

本发明专利技术涉及一种半导体结构及栅极的制作方法。一种半导体结构包括：半导体衬底有源区设有栅极，栅极由栅介质层、第一多晶硅层、第二多晶硅层、金属层依次堆叠而成，并且第二多晶硅层掺杂有碳和锗。栅极的制作方法包括：在半导体衬底上形成浅槽隔离，然后沉积栅介质层；在第栅介质层表面沉积第一多晶硅层；在第一多晶硅层的表面沉积第二多晶硅层，并向第二多晶硅层掺杂碳和锗；然后依次进行第二多晶硅层的N型或P型掺杂、沉积金属层和盖层，经过光刻和刻蚀形成栅极。本发明专利技术达到的效果是：细化栅极多晶硅晶粒，降低机械应力；降低漏电现象，提高栅极层间接合稳定性。栅极层间接合稳定性。栅极层间接合稳定性。

【技术实现步骤摘要】
一种半导体结构及栅极的制作方法


[0001]本专利技术涉及半导体生产工艺领域，特别涉及一种半导体结构及栅极的制作方法。

技术介绍

[0002]栅极是晶体管中很重要的结构，栅极可以通过制造或者消除源极和漏极之间的沟道，从而允许或者阻碍电子流过。以NPN型MOS管为例，在半导体硅衬底上，用半导体光刻、扩散工艺制作两个高掺杂浓度的N区，并用金属引出两个电极，分别作为漏极D和源极S。然后在漏极和源极之间的P型半导体表面覆盖一层很薄的介质层(通常为SiO2)，在这个介质层膜上制作栅极G，这就构成了一个NMOS管。目前栅极广泛采用堆叠结构，以增加对沟道的控制或提高驱动电流，堆叠结构包括在栅介质层上形成的多晶硅和多层金属，顶层还覆盖有盖层。在多晶硅的沉积过程中会对底部栅介质层产生应力，引起漏电或栅极金属层结合不稳定等问题。
[0003]为此，提出本专利技术。

技术实现思路

[0004]本专利技术的主要目的在于提供一种栅极的制作方法，该方法采用非掺杂多晶硅硅层和C&Ge掺杂的多晶硅层复合成的材料作为栅极底部的电阻连接，能控制多晶硅晶粒的生长，细化晶粒，降低对底部介质层的机械应力，从而改善器件电特性。
[0005]本专利技术的另一目的在于提供一种半导体结构，该结构中的栅极底部的多晶硅采用掺杂和非掺杂复合而成，具有更优异的电特性，并且耗尽问题更轻。
[0006]为了实现以上目的，本专利技术提供了以下技术方案。
[0007]一种半导体结构，包括：
[0008]半导体衬底，所述半导体衬底设置有源区；所述半导体衬底的有源区设置栅极，所述栅极由栅介质层、第一多晶硅层、第二多晶硅层和金属层依次堆叠而成，并且所述第二多晶硅层掺杂有碳和锗。
[0009]一种栅极的制作方法，包括：
[0010]在半导体衬底上形成浅槽隔离，然后在半导体衬底的表面沉积栅介质层；
[0011]在所述栅介质层表面沉积第一多晶硅层；
[0012]在所述第一多晶硅层的表面沉积第二多晶硅层，并向所述第二多晶硅层掺杂碳和锗；
[0013]然后对第二多晶硅层进行N型和/或P型掺杂；
[0014]沉积金属层和盖层；
[0015]对所述盖层、金属层、第二多晶硅层、第一多晶硅层和栅介质层进行光刻和刻蚀形成栅极。
[0016]与现有技术相比，本专利技术达到了以下技术效果：
[0017](1)细化栅极多晶硅晶粒，降低对介质层的机械应力；
[0018](2)降低漏电现象，减小耗尽问题；
[0019](3)提高栅极金属与多晶硅的接合稳定性。
附图说明
[0020]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。
[0021]图1为本专利技术提供的栅极的堆叠结构示意图；
[0022]图2为不同碳掺杂量的多晶硅的X射线分析结果；
[0023]图3为锗硅的晶粒电镜图；
[0024]图4为锗硅掺杂碳的晶粒电镜图；
[0025]图5为不同掺杂的多晶硅及非晶硅的拉应力大小比较示意图；
[0026]图6至13为本专利技术实施例1提供的CMOS晶体管制作过程中每步工序得到的形貌图。
具体实施方式
[0027]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0028]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0029]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0030]以CMOS晶体管为例，其栅极为如图1所示的堆叠结构(图1截取了器件的部分结构)。
[0031]CMOS晶体管可用于计算机信息存储、数字影像、集成电路等领域，组成的器件包括典型的DRAM、闪存、PCRAM、MRAM、3D NAND、图像传感器等。这些器件中的CMOS晶体管都包含栅极、源漏极等基本结构。
[0032]图1所示栅极制成的CMOS晶体管可用于上述的任意器件。该栅极制作于硅衬底101的有源区(各个有源区通过浅沟槽隔离)，硅衬底101可以是用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon
‑
on
‑
insulator，SOI)、体硅(bulk silicon)(包括单抛片或双抛片，双抛片更有助于降低晶圆后续应力变化)、锗硅等。
[0033]在硅衬底101的表面形成有栅介质层102。栅介质层102用于隔离栅极和衬底，可采用氧化硅SiO2或金属氧化物(例如Ta2O5、TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2等高k介质材料)，优选采用氧化硅，典型的形成方法是将硅衬底101的浅表层热氧化成氧化
硅，作为栅介质层。
[0034]栅介质层102的表面形成有第一多晶硅层103。第一多晶硅层103的沉积方式包括但不限于LPCVD、RTCVD或者PECVD；第二层多晶硅要同步掺杂碳C和锗Ge，优选采用LPCVD沉积，更合适的沉积温度为400～550℃(更优选400～500℃)，硅源可以是甲硅烷、二氯甲硅烷、乙硅烷、二异丙基氨基硅烷，双(叔丁基氨基)硅烷，双(二乙基胺基)硅烷，六氯乙硅烷，三(二甲基氨基)硅烷，丁基氨基硅烷、二乙基氨基硅烷、二丙基氨基硅烷、六乙基胺基乙硅烷等典型硅源，优选甲硅烷SiH4或乙硅烷Si2H6。
[0035]第一多晶硅层103的表面形成有第二多晶硅层104。第二多晶硅层104中掺杂有碳和锗，这样可以减小对栅介质层的应力。如图2所示的X射线分析结果(四条曲线的碳掺杂量由上至下增加)，随着碳掺杂量增加，晶粒逐渐细化。在柱状晶粒的锗硅(如图3所示)中注入碳后，晶粒变化为如图4所示的细小晶粒，对栅介质层(指氧化硅)的应力变化如图5所示，大大减小。可见，向多晶硅中掺杂碳和锗可以细化晶粒，从而减少其对栅介质层的应力，改善绝缘性。
[0036]第二多晶硅层104中掺杂碳和锗的方式是多样的，例如离子注入、高温分解吸附等，可以同步或分步掺杂，优选同步掺杂。同步掺杂时，考虑多晶硅沉积和碳、锗掺杂的多种化学反应要同步进行，需要选择更合适的工艺条件。具体地，掺杂所用的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：半导体衬底，所述半导体衬底设置有源区；所述半导体衬底的有源区设置栅极，所述栅极由栅介质层、第一多晶硅层、第二多晶硅层和金属层依次堆叠而成，并且所述第二多晶硅层掺杂有碳和锗。2.根据权利要求1所述的半导体结构，其特征在于，按摩尔量计，所述第二多晶硅层中碳的掺杂量为多晶硅的2～7％，锗的掺杂量为多晶硅的20～40％。3.根据权利要求1或2所述的半导体结构，其特征在于，所述第一多晶硅层的厚度为所述第二多晶硅层的厚度为4.根据权利要求1所述的半导体结构，其特征在于，所述金属层包括依次堆叠的钛层、氮化金属层、钨层，所述钛层位于所述第二多晶硅层的表面。5.根据权利要求1所述的半导体结构，其特征在于，所述栅极为NMOS栅极，所述第二多晶硅层中包括N型掺杂离子；或栅极为PMOS栅极，所述第二多晶硅层中包括P型掺杂离子。6.一种栅极的制作方法，其特征在于，包括：在半导体衬底上形成浅槽隔离，然后...

【专利技术属性】
技术研发人员：崔锺武，刘金彪，杨涛，孔真真，余嘉晗，项金娟，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：