掩埋沟道阵列晶体管及其制造方法技术

本发明专利技术提供的一种掩埋沟道阵列晶体管及其制造方法，涉及半导体技术领域，包括衬底，衬底上包括栅沟槽；栅介质层位于栅沟槽的内壁上；功函数层位于栅沟槽的下部且位于栅介质层的表面上；栅电极层位于栅沟槽的下部，并且栅电极的顶面低于功函数的顶面；盖层位于栅沟槽中且位于栅电极层上。在上述技术方案中，在该掩埋沟道阵列晶体管中，功函数层在沟槽深度方向的高度大于栅电极层的高度，因此可以有效的改善栅极诱导漏极泄漏电流的增加，改善动态随机存储器的刷新特性。机存储器的刷新特性。机存储器的刷新特性。

【技术实现步骤摘要】
掩埋沟道阵列晶体管及其制造方法


[0001]本专利技术涉及半导体
，尤其是涉及一种掩埋沟道阵列晶体管极及其制造方法。

技术介绍

[0002]随着存储器半导体元件的高集成度化，现有掩埋沟道阵列晶体管的应用造成沟槽变长，从而因短沟槽效应造成漏泄电流随之减少。这种情况会出现驱动电流的减少与栅极感应漏极泄漏电流增加的问题。尤其是栅极感应漏极泄漏电流会因为栅极与漏极之间交汇区块的直接隧穿而增加，导致存储器元件的刷新时间减少。

技术实现思路

[0003]本专利技术的目的在于提供一种掩埋沟道阵列晶体管及其制造方法，以解决现有技术中存储器元件刷新时间减少的技术问题。
[0004]本专利技术提供的一种掩埋沟道阵列晶体管，包括：
[0005]衬底，所述衬底上包括栅沟槽；
[0006]栅介质层，所述栅介质层位于所述栅沟槽的内壁上；
[0007]功函数层，所述功函数层位于所述栅沟槽的下部且位于所述栅介质层的表面上；
[0008]栅电极层，所述栅电极层位于所述栅沟槽的下部，并且所述栅电极层的顶面低于所述功函数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种掩埋沟道阵列晶体管，其特征在于，包括：衬底，所述衬底上包括栅沟槽；栅介质层，所述栅介质层位于所述栅沟槽的内壁上；功函数层，所述功函数层位于所述栅沟槽的下部且位于所述栅介质层的表面上；栅电极层，所述栅电极层位于所述栅沟槽的下部，并且所述栅电极层的顶面低于所述功函数层的顶面；盖层，所述盖层位于所述栅沟槽中且位于所述栅电极层上。2.根据权利要求1所述的掩埋沟道阵列晶体管，其特征在于，所述功函数层高于所述栅电极层顶面的部分形成突起，该突起通过等离子氮化处理。3.根据权利要求2所述的掩埋沟道阵列晶体管，其特征在于，所述突起的高度在至之间。4.根据权利要求1所述的掩埋沟道阵列晶体管，其特征在于，所述功函数层为氮化...

【专利技术属性】
技术研发人员：崔锺武，金成基，熊文娟，蒋浩杰，李亭亭，崔恒玮，罗英，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：