具有铟镓锌氧化物的双晶体管增益单元存储器制造技术

本公开涉及具有铟镓锌氧化物的双晶体管增益单元存储器。提供了一种具有铟镓锌氧化物(IGZO)晶体管的双晶体管(2T)增益单元存储器的示例。示例包括IGZO晶体管，该IGZO晶体管被包括在动态随机存取存储器(DRAM)单元中。包括在DRAM单元中的IGZO晶体管被描述为在集成电路芯片或管芯的后端(BE)金属工艺堆叠中形成或创建。或创建。或创建。

【技术实现步骤摘要】
具有铟镓锌氧化物的双晶体管增益单元存储器


[0001]本文描述的示例总体上涉及具有铟镓锌氧化物(indium gallium zinc oxide，IGZO)的双晶体管(2T)增益动态随机存取(DRAM)存储器单元。

技术介绍

[0002]高密度存储器正在成为处理器与主存储器或系统存储器之间的大的级别4/最后一级缓存(L4/LLC)存储器中越来越重要的部分。在对制造处理器和相关联的L4/LLC存储器的半导体工艺的影响较小的情况下制造高密度存储器的能力非常值得关注。多核处理器放大了对提供足够的存储器带宽的需求，例如，更高的密度以及更接近这些多核处理器的核心。旨在与处理器集成在同一管芯上的存储器类型包括：静态随机存取存储器(SRAM)，其几乎不会增加工艺成本；一个晶体管一个电容器(1T
‑
1C)嵌入式动态随机存取存储器(eDRAM)，其确实增加了工艺成本，但可以具有更高的位密度(例如，更小的存储器单元尺寸)。

技术实现思路

[0003]根据本公开的一个实施例，提供了一种双晶体管动态随机存取存储器(DRAM)单元，包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双晶体管动态随机存取存储器DRAM单元，包括：读取位线；写入位线；读取字线；写入字线；第一铟镓锌氧化物IGZO晶体管，具有与所述写入字线耦合的第一栅极区域、与所述写入位线耦合的第一受控节点区域、以及第二受控节点区域；第二IGZO晶体管，具有第二栅极区域、与所述读取字线耦合的第三受控节点区域、以及与所述读取位线耦合的第四受控节点区域，所述第二IGZO晶体管的所述第二栅极区域与所述第一IGZO晶体管的所述第二受控节点区域耦合，其中，所述第一IGZO晶体管被包括在集成电路芯片的后端BE金属工艺堆叠中创建的第一层中，并且所述第二IGZO晶体管被包括在所述BE金属工艺堆叠中创建的第二层中。2.根据权利要求1所述的双晶体管DRAM单元，所述第一IGZO晶体管和所述第二IGZO晶体管包括n沟道金属氧化物半导体NMOS型晶体管。3.根据权利要求1所述的双晶体管DRAM单元，其中，所述集成电路芯片包括处理器，所述双晶体管DRAM单元被包括在存储器阵列中，所述存储器阵列被布置为所述处理器的管芯上最后一级缓存。4.根据权利要求3所述的双晶体管DRAM单元，所述存储器阵列在所述BE金属工艺堆叠中创建，并且所述处理器在所述集成电路芯片的前端硅工艺堆叠中创建。5.一种形成双晶体管动态随机存取存储器DRAM单元的两个铟镓锌氧化物IGZO晶体管的方法，包括：通过以下方式创建包括第一IGZO晶体管的第一层：在第一衬底上形成第一电介质层；对所述第一电介质层进行图案化，以形成第一源极开口和第一漏极开口；在所述第一源极开口中形成第一导电源极区域，并且在所述第一漏极开口中形成第一导电漏极区域；去除所述第一电介质层在所述第一导电源极区域和所述第一导电漏极区域之间的部分；在所述第一导电源极区域和所述第一导电漏极区域之间的所述第一衬底之上形成第一IGZO层，其中，所述第一IGZO层包括与所述第一导电源极区域的侧壁和所述第一导电漏极区域的侧壁接触的侧壁部分以及与所述第一衬底基本平行的平面部分；在所述第一IGZO层之上形成第一栅极电介质层；以及在所述第一栅极电介质层之上形成第一栅极电极；以及通过以下方式创建包括第二IGZO晶体管的第二层：在第二衬底之上形成第二电介质层；对所述第二电介质层进行图案化，以形成第二源极开口和第二漏极开口；在所述第二源极开口中形成第二导电源极区域，并且在所述第二漏极开口中形成第二导电漏极区域；
去除所述第二电介质层在所述第二导电源极区域和所述第二导电漏极区域之间的部分；在所述第二导电源极区域和所述第二导电漏极区域之间的所述第二衬底之上形成第二IGZO层，其中，所述第二IGZO层包括与...

【专利技术属性】
技术研发人员：茂树冨嶋，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：