占空比校准电路及方法、芯片和电子设备技术

占空比校准电路及方法、芯片及电子设备，所述占空比校准电路通过计数单元采用时钟信号频率高于校正时钟信号的计数时钟信号获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。进而可以提高占空比校准的精度。进而可以提高占空比校准的精度。

【技术实现步骤摘要】
占空比校准电路及方法、芯片和电子设备


[0001]本专利技术涉及电路
，具体涉及一种占空比校准电路及方法、芯片和电子设备。

技术介绍

[0002]占空比的概念仅仅应用于周期信号。周期信号的占空比为该信号的高电平状态的持续时间与时钟周期的时间长度之间比值。例如，占空比为50％，即其在一个时钟周期内的一半时间中处于高电平状态。
[0003]占空比校准在许多高性能电路应用中，包括在动态逻辑电路、模拟电路、阵列等中具有重要价值，其在时钟源电路中尤其重要。
[0004]因此，如何对时钟信号的占空比进行精确地校准，成为了本领域技术人员亟需解决的技术问题。

技术实现思路

[0005]有鉴于此，本专利技术实施例提供了一种占空比校准电路及方法、芯片和电子设备，以提高占空比校准的准确性。
[0006]为实现上述目的，本专利技术实施例提供了一种占空比校准电路，包括：
[0007]计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率；
[0008]控制单元，适于接收所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
[0009]占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所接收到的控制信号对输入时钟信号的占空比进行调整，获取对应的校正时钟信号，直至所生成的校正时钟信号的占空比达到所述目标占空比。
[0010]相应地，本专利技术实施例还提供了一种芯片，包括如上述任一项所述的占空比校准电路。
[0011]相应地，本专利技术实施例还提供了一种电子设备，包括如上述所述的芯片。
[0012]相应地，本专利技术实施例还提供了一种占空比校准方法，包括：
[0013]获取预设计数周期内校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的的频率高于所述校正时钟信号的频率；
[0014]根据预设计数周期内校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；
[0015]将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；
[0016]根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
[0017]根据所述控制信号对输入时钟信号的占空比进行调整，直至所生成的校正时钟信号的占空比达到所述目标占空比。
[0018]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0019]本专利技术实施例所提供的占空比校准电路，通过计数单元采用时钟信号频率高于校正时钟信号的计数时钟信号获取所述校正时钟信号在预设计数周期内的高电平状态和低电平状态的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。
附图说明
[0020]图1示出了本专利技术实施例中的一种占空比校准电路的结构示意图；
[0021]图2示出了本专利技术实施例中的一种计数单元的结构示意图；
[0022]图3为本专利技术实施例中一种占空比调整单元的结构示意图；
[0023]图4为本专利技术实施例中一种占空比整形模块的结构示意图；
[0024]图5为本专利技术实施例中一种延迟子模块的结构示意图；
[0025]图6为本专利技术实施例中一种占空比校准电路的相关信号的脉冲时序图；
[0026]图7为本专利技术实施例中一种占空比校准方法的流程示意图。
具体实施方式
[0027]现有的占空比校准电路存在着占空比检测不准确的问题，进而导致占空比校准的精度较低。
[0028]具体地，将校准时钟信号与预设的参考时钟信号进行比较，以获取校准时钟信号的占空比检测信息。然而，在参考时钟信号受到影响时，会导致校准时钟信号的占空比检测不准确，进而影响了占空比校准的精度。
[0029]为解决上述问题，本专利技术实施例中提供的一种占空比校准电路，包括：计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率；控制单元，适于接收预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所述控制信号对输入时钟信号的占空比进行调整，获取所述校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。
[0030]本专利技术实施例所提供的占空比校准电路，通过计数单元采用时钟信号频率高于校
正时钟信号的计数时钟信号在预设计数周期内获取所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。
[0031]为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。
[0032]图1示出了本专利技术实施例中的一种占空比校准电路的结构示意图。参见图1，本专利技术实施例中的一种占空比校准电路可以包括计数单元10、控制单元20和占空比调整单元30。其中，计数单元10与控制单元20耦接，控制单元20还与占空比调整单元30耦接。
[0033]计数单元10具有第一输入端、第二输入端、第一输出端和第二输出端，其中，计数单元10的第一输入端与占空比调整单元30耦接，计数单元10的第二入端用于接收预设的计数时钟信号，计数单元10的第一输出端和第二输出端分别与控制单元20耦接。所述计数单元10用于接收占空比调整单元30输出的校正时钟信号，并获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量。其中，产生所述计数脉冲为所述计数时钟信号的频率高于所述校正时钟信号的频率。
[0034]图2示出了本专利技术实施例中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比校准电路，其特征在于，包括：计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的所述计数时钟信号的频率高于所述校正时钟信号的频率；控制单元，适于接收所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所述控制信号对所述输入时钟信号的占空比进行调整，获取对应的校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。2.根据权利要求1所述的占空比校准电路，其特征在于，所述计数单元包括：第一计数模块，适于获取所述预设计数周期内所述校正时钟信号的高电平状态下产生的计数脉冲的第一数量；第二计数模块，适于获取所述预设计数周期内所述校正时钟信号的低电平状态下产生的计数脉冲的第二数量。3.根据权利要求2所述的占空比校准电路，其特征在于，所述第一计数模块包括第一或门、第一与门和第一计数器；所述第一或门的第一输入端用于接收所述校正时钟信号，所述第一或门的第二输入端用于接收所述计数时钟信号，所述第一或门的输出端与所述第一与门的第一输入端耦接；所述第一与门的第二输入端用于接收第一计数控制信号，所述第一与门的输出端与所述第一计数器的输入端耦接；所述第一计数控制信号在所述计数周期内为高电平；所述第一计数器的输出端作为所述第一计数模块的输出端或与所述第一计数模块的输出端耦接。4.根据权利要求2所述的占空比校准电路，其特征在于，所述第二计数模块包括第二与门、第二或门和第二计数器；所述第二与门的第一输入端用于接收所述校正时钟信号，所述第二与门的第二输入端用于接收所述计数时钟信号，所述第二与门的输出端与所述第二或门的第一输入端耦接；所述第二或门的第二输入端用于接收第二计数控制信号，所述第二与门的输出端与所述第二计数器的输入端耦接；所述第二计数控制信号在所述计数周期内为低电平；所述第二计数器的输出端作为所述第二计数模块的输出端或与所述第二计数模块的输出端耦接。5.根据权利要求1所述的占空比校准电路，其特征在于，所述控制单元，适于在确定所述校正时钟信号的占空比高于所述目标占空比时，生成对应的降压控制信号；在确定所述校正时钟信号的占空比低于所述目标占空比时，生成对应的升压控制信号；所述占空比调整单元，适于产生多个档位的调节电压；在接收到所述升压控制信号时，采用高于当前档位调节电压的下一档位调节电压对所述输入时钟信号的占空比进行调整；在接收到所述降压控制信号时，采用低于当前档位调节电压的下一档位调节电压对所述输
入时钟信号的占空比进行调整。6.根据权利要求1或5所述的占空比校准电路，其特征在于，所述控制单元包括有限状态机。7.根据权利要求5所述的占空比校准电路，其特征在于，所述占空比调整单元包括：调节电压提供模块，适于接收第一电源电压，并采用串联连接的多个分压电阻对所述第一电源电压进行分压处理，生成多个档位的调节电压；在接收到所述升压控制信号时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号时，选取低于当前档位调节电压的下一档位调节电压并输出；占空比整形模块，适于接收相应档位调节电压，并采用所接收到的相应档位调节电压对所述输入时钟信号的占空比进行调整。8.根据权利要求7所述的占空比校准电路，其特征在于，所述调节电压提供模块包括：调节电压生成子模块，适于接收第一电源电压，并采用串联连接的多个分压电阻对所述第一电源电压进行分压处理，生成多个档位的调节电压；选择输出子模块，适于在接收到所述升压控制信号时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号时，选取低于当前档位调节电压的下一档位调节电压并输出。9.根据权利要求8所述的占空比校准电路，其特征在于，所述调节电压生成子模块包括电流源和所述串联连接的多个分压电阻；所述电流源的第一端用于接收所述第一电源电压，所述电流源的第二端通过所述串联连接的多...

【专利技术属性】
技术研发人员：丁建裕，李约廷，杨阳，郭旭，刘洋，
申请(专利权)人：晶晨半导体上海股份有限公司，
类型：发明
国别省市：