占空比校正方法及其电路技术

发明专利技术构思涉及占空比校正方法及其电路。所述占空比校正方法包括下面的操作：通过由输入信号驱动的延迟线生成多个中间的延迟的输入信号，每个中间的延迟的输入信号被延迟至少一个单位延迟；通过第一控制信号从所述多个延迟的输入信号之中进行选择，其中，选择基于输入信号中的单位延迟的数量；通过提供的第二控制信号，基于增大占空比信号和减小占空比信号中的至少一个的选择来生成校正后的占空比。发明专利技术构思以较高的概率或保证的单调性针对输入信号的占空比的校正或调整提供了低功耗和低面积。积。积。

【技术实现步骤摘要】
占空比校正方法及其电路
[0001]本申请要求于2020年10月26日在印度知识产权局提交的第202041046538号印度专利申请的优先权，所述印度专利申请的公开通过引用全部包含于此。


[0002]专利技术构思涉及半导体电路的领域，更具体地，涉及占空比校正方法及其电路。

技术介绍

[0003]占空比校正(DCC)的构思通常用于调整信号的占空比，并且通常用在有线通信(诸如，串行链路和并行链路)中。占空比校正(DCC)通常在软件定义的无线电、认知无线电等中找到其应用。对于许多应用(诸如，可对时钟信号的占空比敏感的片上系统)，在应用中使用之前通常需要用于校正信号的占空比的占空比校正电路或调整电路。可期望信号具有一致的占空比，因为对于许多数字电子装置的适当操作，精确控制的占空比是有益的。研究揭示，随着外部时钟信号的频率的增大，经历时钟信号的占空比的变化，这最终导致占空比的误差。
[0004]通常，时钟/数据信号的理想占空比通常是50％。然而，由于时钟频率的增大，时钟信号的周期减小。时钟的变化可能导致占空比的变化。尽管较低的时钟/数据频率信号可被忽略，但是较高的频率时钟/数据信号可能导致占空比的更显著的偏移。在这种情况下，如果时钟/数据信号的占空比未被校正，则时序错误可能导致装置的故障和/或最终导致装置故障。
[0005]研究还揭示，许多占空比校正电路意在当时钟信号和时钟信号的反相具有类似的占空比误差时校正占空比。然而，由于这样的占空比校正电路可能仅校正占空比中一个占空比而不校正另一个占空比的原因，这些电路通常遭受性能缺陷。
[0006]与现有DCC电路相关的另一个缺点可与调节分辨率的限制(例如，不均匀的步长、宽度等)有关。为了克服这样的限制，意在提高调节分辨率的现有方法通常导致增大的功耗、尺寸增大和/或具有有限的范围。由于尺寸和功耗的限制，这样的DCC电路的速度的降低导致步长增大和/或功耗增大，这最终导致不实际的应用。
[0007]与现有DCC电路相关的另一个缺点是这样的电路不能保持通过延迟线获得的信号的单调性。这种缺点可由于延迟元件中的装置失配而产生，这继而导致系统级的故障。

技术实现思路

[0008]提供本
技术实现思路
来以简化的形式介绍在专利技术构思的具体实施方式中进一步描述的构思的选择。本
技术实现思路
不意在确认要求权利的主题的关键专利技术构思或必要专利技术构思，也不意在用于确定要求权利的主题的范围。
[0009]本专利技术构思可消除困扰现有技术的上述缺点。本专利技术构思还可提供一种可以以较高的概率或保证的单调性提供较宽范围的占空比校正的方法和系统。
[0010]本专利技术构思基于具有较高概率或保证的单调性的低功率低面积占空比校正。
[0011]在本公开的一个方面，提供了一种用于输入信号的占空比校正的方法，所述方法包括：通过由输入信号驱动的延迟线生成多个中间的延迟的输入信号，每个中间的延迟的输入信号被延迟至少一个单位延迟。所述方法还包括通过第一控制信号从所述多个延迟的输入信号之中进行选择，其中，选择基于输入信号中的单位延迟的数量。所述方法还包括基于选择的延迟的信号和输入信号至少生成增大占空比信号(路径1)和减小占空比信号(路径2)。所述方法还包括通过提供第二控制信号，基于对增大占空比或减小占空比中的至少一个的选择来生成校正后的占空比。
[0012]在本公开的另一方面，提供了一种占空比校正(DCC)电路，所述占空比校正(DCC)电路包括：延迟线，包括多个延迟组件，所述多个延迟组件由输入信号驱动并且被配置为生成多个延迟的输入信号，每个所述延迟的输入信号被延迟至少一个单位延迟；第一逻辑，由第一控制信号控制，被配置为接收所述多个延迟的信号，并且被配置为选择延迟信号中的至少一个作为第一信号；多个占空比缩放组件，包括增大组件和减小组件中的一个或多个，基于选择的延迟的信号和输入信号，增大组件被配置为在输入信号的占空比小于理想占空比时至少生成增大占空比信号(路径1)，减小组件被配置为在输入信号的占空比大于理想占空比时生成减小占空比信号(路径2)；路径校正逻辑，被配置为通过提供第二控制信号，基于对增大占空比或减小占空比中的至少一个的选择来生成校正后的占空比，其中，占空比的增大或减小被执行，直到输入信号的检测到的占空比保持小于或大于阈值水平。
[0013]在本公开的另一方面，提供了一种占空比校正(DCC)电路，所述占空比校正(DCC)电路包括处理电路系统，处理电路系统被配置为：生成多个延迟的输入信号，每个所述延迟的输入信号被延迟至少一个单位延迟；接收所述多个延迟信号以选择延迟的信号中的至少一个作为第一信号；基于第一信号和输入信号，当输入信号的占空比小于理想占空比时生成增大占空比信号(路径1)，并且当输入信号的占空比大于理想占空比时生成减小占空比信号(路径2)；通过提供第二控制信号，基于对增大占空比或减小占空比中的至少一个的选择来生成校正后的占空比，其中，占空比的增大或减小被执行，直到输入信号的检测到的占空比保持小于或大于阈值水平。
[0014]为了进一步阐明本专利技术构思的优点和特征，将通过参照在附图中示出的专利技术构思的示例实施例来呈现专利技术构思的更具体的描述。应理解，这些附图描绘了专利技术构思的示例实施例，因此不应被认为是对专利技术构思的的示例实施例范围的限制。将结合附图以附加的特征和细节来描述和解释专利技术构思。
附图说明
[0015]当参照附图阅读下面的详细描述时，将更好地理解本专利技术构思的这些和其它特征、方面和优点，在附图中，贯穿附图，相同的字符表示相同的部件，其中：
[0016]图1A和图1B示出根据本主题的另一示例实施例的用于收发器的输入信号的占空比校正的控制流程；
[0017]图2A示出根据本主题的另一示例实施例的占空比校正控制电路的实施方式；
[0018]图2B示出根据本主题的另一示例实施例的参照图2A的延迟元件的布置；
[0019]图3A示出根据本主题的另一示例实施例的占空比校正控制电路的另一实施方式；
[0020]图3B示出根据本主题的另一示例实施例的参照图3A的延迟元件的布置；
[0021]图4示出根据本主题的另一示例实施例的对应的增大占空比信号(路径1)和减小占空比信号(路径2)的输出波形；
[0022]图5示出根据本主题的另一示例实施例的与增大占空比信号(路径1)和减小占空比信号(路径2)对应的输出占空比变化；以及
[0023]图6A、图6B和图6C示出根据本主题的另一示例实施例的与或(OR)路径(路径1)以及和(AND)路径(路径2)对应的占空比扩展输出波形。
[0024]此外，本领域技术人员将理解，附图中的元件是为了简洁而示出的，并且可不按比例绘制。例如，流程图根据所涉及的最突出的操作示出方法，以帮助提高对本专利技术构思的方面的理解。此外，在装置的构造方面，装置的一个或多个组件可已经在附图中通过常规符号表示，并且附图可仅示出与理解本专利技术构思的示例实施例相关的那些具体细节，以免由于受益于在此描述的本领域普通技术人员本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于收发器的输入信号的占空比校正的方法，所述方法包括下面的操作：检测由收发器接收的输入信号的占空比和输入信号的理想占空比；确定输入信号的占空比是大于还是小于理想占空比，其中，理想占空比与单位间隔对应；通过由输入信号驱动的延迟线生成多个延迟的输入信号，每个延迟的输入信号被延迟至少一个单位延迟；基于确定的输入信号的占空比与理想占空比之间的差，从所述多个延迟的输入信号之中选择至少一个延迟的输入信号；基于选择的延迟信号和输入信号，生成以下信号中的至少一个：在输入信号的占空比小于理想占空比时的增大占空比信号，和在输入信号的占空比大于的理想占空比时的减小占空比信号。2.根据权利要求1所述的方法，其中，校正后的占空比在占空比的增大或占空比的减小之后被输出，其中，占空比的增大被执行直到输入信号的检测到的占空比达到小于阈值，或者占空比的减小被执行直到输入信号的检测到的占空比达到大于阈值。3.根据权利要求1所述的方法，其中，当输入信号的占空比小于阈值时，选择的延迟的信号的占空比的增大被执行，并且当选择的输入信号的占空比大于阈值时，选择的延迟的信号的占空比的减小被执行。4.根据权利要求1所述的方法，其中，增大占空比信号通过或逻辑运算被生成，减小占空比信号通过与逻辑运算被生成，其中，对选择的延迟的信号与从输入信号和反相的输入信号选择的一个执行或逻辑运算以及与逻辑运算，其中，通过第一控制信号从所述多个延迟的输入信号之中对至少一个延迟的输入信号的选择基于占空比的确定。5.根据权利要求1至权利要求4中的任意一项所述的方法，其中，通过或逻辑运算的占空比的增大或者通过与逻辑运算的占空比的减小被逐步执行，直到信号的占空比达到期望的水平。6.一种用于收发器的占空比校正电路，包括：延迟线，包括多个延迟组件，所述多个延迟组件由输入信号驱动并且被配置为生成多个延迟的输入信号，每个延迟的输入信号被延迟至少一个单位延迟；第一逻辑，由第一控制信号控制，被配置为接收所述多个延迟的信号，并且被配置为选择所述多个延迟的信号中的至少一个延迟的信号作为第一信号；多个占空比缩放组件，包括增大组件和减小组件中的一个或多个，基于选择的延迟的信号和输入信号，增大组件被配置为在输入信号的占空比小于理想占空比时生成增大占空比信号，减小组件被配置为在输入信号的占空比大于理想占空比时生成减小占空比信号；路径校正逻辑，被配置为通过提供的第二控制信号，基于对增大占空比和减小占空比中的至少一个的选择来生成校正后的占空比，其中，占空比的增大或减小被执行，直到输入信号的检...

【专利技术属性】
技术研发人员：瓦苏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：