瞬间电压抑制器件及其制造方法技术

公开了一种瞬间电压抑制器件及其制造方法，包括：半导体衬底；位于半导体衬底上的隔离层和外延层；多个隔离结构，贯穿外延层并延伸至隔离层中，将器件在横向方向上分为第一区域、第二区域和第三区域；多个第一沟槽结构，位于第一区域和第三区域中，贯穿外延层、隔离层并延伸至半导体衬底中；阱区，位于第一区域的外延层中；第一注入区和第二注入区，位于第一区域和第二区域中；第三注入区，位于阱区两侧的外延层中，在阱区中第一注入区位于第二注入区的两侧。本申请通过第一沟槽结构将硅控整流单元的负极以及二极管的阳极从器件的背面引出，外延层上方的第一互联线没有限制，可以增加硅控整流单元的正极的电极宽度，降低单位面积电流密度。积电流密度。

【技术实现步骤摘要】
瞬间电压抑制器件及其制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种瞬间电压抑制器件及其制造方法。

技术介绍

[0002]随着集成电路技术持续发展，器件体积变得越来越小且工作电压变得越来越低。同时，器件运行变得越来越快并且工作频率变得越来越高。因此，更加难以实现瞬间电压抑制器件(Transient Voltage Suppressor，TVS)或静电(Electro
‑
Static Discharge，ESD)保护器件，以满足当今集成电路的需要。TVS或ESD器件的电容越小越好，而TVS或EDS器件的击穿电压由集成电路的工作电压决定，一般略高于集成电路的工作电压。因此对于工作电压低的集成电路，TVS或ESD器件必须提供低的击穿电压和低的电容以满足低压高速的要求，同时还需要满足尽可能小的芯片尺寸、击穿方向上更大的峰
‑
峰值电流Ipp以及更小的钳位电压的要求。
[0003]现有的TVS器件中，至少集成了一个横向硅控整流器(SCR)和一个横向PN二极管，TVS器件的电源端Vcc或者输入输出端(I/O)和接地端GND均从半导体器件的正面引出。由于SCR及二极管都是横向结构，为了提高电流能力，通常采用多手指梳状设计，每个手指都很细，对金属布线要求很高，容易出现金属电极由于太细而单位面积电流密度过大而导致器件烧毁的现象。另外，TVS器件的电极同时从正面引出，不适合背面键合封装工艺，成本较高。

技术实现思路

[0004]鉴于上述问题，本专利技术的目的在于提供一种瞬间电压抑制器件及其制造方法，将硅控整流单元的负极以及二极管的阳极通过第一沟槽结构从器件的背面引出，硅控整流单元的正极的金属引线没有限制，可以增加电极宽度，降低单位面积电流密度，提高芯片面积利用率。
[0005]根据本专利技术的第一方面，提供一种瞬间电压抑制器件，包括：半导体衬底，具有第一导电类型；隔离层，位于所述半导体衬底上；外延层，位于所述隔离层上；多个隔离结构，贯穿所述外延层并延伸至所述隔离层中，所述多个隔离结构将所述瞬间电压抑制器件在横向方向上分为多个区域，所述多个区域包括第一区域、第二区域和第三区域，其中，所述第一区域的至少一侧设置有所述第二区域和所述第三区域，所述第二区域与所述第一区域相邻，所述第三区域与所述第二区域相邻并远离所述第一区域，且所述第三区域位于所述瞬间电压抑制器件的最外侧；多个第一沟槽结构，位于第一区域中以及所述第三区域中，贯穿所述外延层、隔离层并延伸至所述半导体衬底中；阱区，位于所述第一区域中，从所述外延层的表面朝半导体衬底方向延伸；第一注入区，位于第一区域的阱区中和第二区域中，具有第二导电类型；第二注入区，位于第一区域的阱区中和第二区域中，具有第一导电类型；第三注入区，位于第一区域的所述阱区两侧的外延层中；其中，在所述阱区中，所述第一注入
区位于所述第二注入区的两侧。
[0006]优选地，第一区域中包括至少一个硅控整流单元，所述硅控整流单元包括第一三极管、第二三极管、串联电阻以及钳位二极管，第二区域中包括二极管。
[0007]优选地，第一区域中包括多个硅控整流单元时，多个硅控整流单元并联连接在一起。
[0008]优选地，当所述第一区域的两侧均设置有所述第二区域和第三区域时，两侧的第二区域中的二极管并联连接在一起。
[0009]优选地，所述外延层具有第二导电类型，所述阱区具有第一导电类型，所述第三注入区具有第二导电类型。
[0010]优选地，所述阱区从外延层的表面延伸至所述外延层中，所述第一沟槽结构位于所述阱区两侧。
[0011]优选地，所述第一注入区和所述第二注入区位于第一区域的阱区中和第二区域的外延层中。
[0012]优选地，所述第一三极管包括阱区中靠近所述硅控整流单元一侧的第一注入区、阱区以及靠近所述硅控整流单元一侧的第三注入区；第二三极管包括阱区、外延层以及靠近所述硅控整流单元一侧的第一沟槽结构的外扩散区域；钳位二极管包括阱区以及远离所述硅控整流单元一侧的第三注入区；二极管包括第二区域中的第一注入区、外延层以及第二注入区。
[0013]优选地，所述外延层具有第一导电类型，所述阱区具有第二导电类型，所述第三注入区具有第一导电类型。
[0014]优选地，所述阱区从所述外延层的表面延伸至所述隔离层中，所述第一沟槽结构贯穿所述阱区以及隔离层，并延伸至半导体衬底中。
[0015]优选地，所述第一注入区和所述第二注入区位于第一区域的外延层中和第二区域的外延层中。
[0016]优选地，所述第一三极管包括靠近所述硅控整流单元一侧的第一注入区、外延层以及靠近所述硅控整流单元一侧的阱区；第二三极管包括外延层、靠近所述硅控整流单元一侧的阱区以及靠近所述硅控整流单元一侧的第一沟槽结构的外扩散区域；钳位二极管包括远离所述硅控整流单元一侧的阱区以及外延层；二极管包括第二区域中的第一注入区、外延层以及第二注入区。
[0017]优选地，第一区域中的第一沟槽结构为第二三极管的发射极，并经由第一沟槽结构与半导体衬底电连接；二极管的阳极经由第三区域中的第一沟槽结构与半导体衬底电连接。
[0018]优选地，所述第一沟槽结构延伸至所述半导体衬底中的深度为1μm～10μm。
[0019]优选地，所述第一沟槽结构包括第一沟槽以及位于第一沟槽内的填充材料，所述填充材料为多晶硅或者非晶硅，其中，所述填充材料具有第一导电类型的掺杂剂。
[0020]优选地，所述填充材料的掺杂剂通过第一沟槽的侧壁和底部向外扩散在第一沟槽周围形成外扩散区域。
[0021]优选地，所述第二区域中的第二注入区与相邻的所述隔离结构重叠或不重叠设置。
[0022]优选地，所述第一导电类型为P型，所述第二导电类型为N型，第一三极管为PNP管，第二三极管为NPN管，二极管为PIN管；或者所述第一导电类型为N型，所述第二导电类型为P型，第一三极管为NPN管，第二三极管为PNP管，二极管为NIP管。
[0023]优选地，所述瞬间电压抑制器件还包括：第一电极，位于半导体衬底远离外延层的表面上；第一互连线，所述第一互连线连接第一区域中的第一注入区、第二注入区以及第二区域中的第二注入区；至少一个第二互连线，至少一个所述第二互连线分别连接第二区域中的第一注入区以及第三区域中的第一沟槽结构。
[0024]优选地，所述第一互连线与电源和地中的一个连接，至少一个所述第二互连线经由第一沟槽结构、所述半导体衬底、第一电极与电源和地中的另一个连接。
[0025]优选地，所述半导体衬底为重掺杂结构，所述外延层为轻掺杂结构，位于第一沟槽内的填充材料为重掺杂结构，所述第一注入区为重掺杂结构，所述第二注入区为重掺杂结构，所述第三注入区为重掺杂结构。
[0026]优选地，所述半导体衬底的电阻率为0.0015Ω
·
cm～0.01Ω
·
cm。
[0027]优选地，所述外延层的电阻率为10Ω
·本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种瞬间电压抑制器件，其特征在于，包括：半导体衬底，具有第一导电类型；隔离层，位于所述半导体衬底上；外延层，位于所述隔离层上；多个隔离结构，贯穿所述外延层并延伸至所述隔离层中，所述多个隔离结构将所述瞬间电压抑制器件在横向方向上分为多个区域，所述多个区域包括第一区域、第二区域和第三区域，其中，所述第一区域的至少一侧设置有所述第二区域和所述第三区域，所述第二区域与所述第一区域相邻，所述第三区域与所述第二区域相邻并远离所述第一区域，且所述第三区域位于所述瞬间电压抑制器件的最外侧；多个第一沟槽结构，位于第一区域中以及所述第三区域中，贯穿所述外延层、隔离层并延伸至所述半导体衬底中；阱区，位于所述第一区域中，从所述外延层的表面朝半导体衬底方向延伸；第一注入区，位于第一区域的阱区中和第二区域中，具有第二导电类型；第二注入区，位于第一区域的阱区中和第二区域中，具有第一导电类型；第三注入区，位于第一区域的所述阱区两侧的外延层中；其中，在所述阱区中，所述第一注入区位于所述第二注入区的两侧。2.根据权利要求1所述的瞬间电压抑制器件，其特征在于，第一区域中包括至少一个硅控整流单元，所述硅控整流单元包括第一三极管、第二三极管、串联电阻以及钳位二极管，第二区域中包括二极管。3.根据权利要求2所述的瞬间电压抑制器件，其特征在于，第一区域中包括多个硅控整流单元时，多个硅控整流单元并联连接在一起。4.根据权利要求2所述的瞬间电压抑制器件，其特征在于，当所述第一区域的两侧均设置有所述第二区域和第三区域时，两侧的第二区域中的二极管并联连接在一起。5.根据权利要求2所述的瞬间电压抑制器件，其特征在于，所述外延层具有第二导电类型，所述阱区具有第一导电类型，所述第三注入区具有第二导电类型。6.根据权利要求5所述的瞬间电压抑制器件，其特征在于，所述阱区从外延层的表面延伸至所述外延层中，所述第一沟槽结构位于所述阱区两侧。7.根据权利要求5所述的瞬间电压抑制器件，其特征在于，所述第一注入区和所述第二注入区位于第一区域的阱区中和第二区域的外延层中。8.根据权利要求6所述的瞬间电压抑制器件，其特征在于，所述第一三极管包括阱区中靠近所述硅控整流单元一侧的第一注入区、阱区以及靠近所述硅控整流单元一侧的第三注入区；第二三极管包括阱区、外延层以及靠近所述硅控整流单元一侧的第一沟槽结构的外扩散区域；钳位二极管包括阱区以及远离所述硅控整流单元一侧的第三注入区；二极管包括第二区域中的第一注入区、外延层以及第二注入区。9.根据权利要求2所述的瞬间电压抑制器件，其特征在于，所述外延层具有第一导电类型，所述阱区具有第二导电类型，所述第三注入区具有第一导电类型。10.根据权利要求9所述的瞬间电压抑制器件，其特征在于，所述阱区从所述外延层的表面延伸至所述隔离层中，所述第一沟槽结构贯穿所述阱区以及隔离层，并延伸至半导体衬底中。
11.根据权利要求9所述的瞬间电压抑制器件，其特征在于，所述第一注入区和所述第二注入区位于第一区域的外延层中和第二区域的外延层中。12.根据权利要求10所述的瞬间电压抑制器件，其特征在于，所述第一三极管包括靠近所述硅控整流单元一侧的第一注入区、外延层以及靠近所述硅控整流单元一侧的阱区；第二三极管包括外延层、靠近所述硅控整流单元一侧的阱区以及靠近所述硅控整流单元一侧的第一沟槽结构的外扩散区域；钳位二极管包括远离所述硅控整流单元一侧的阱区以及外延层；二极管包括第二区域中的第一注入区、外延层以及第二注入区。13.根据权利要求8或12所述的瞬间电压抑制器件，其特征在于，第一区域中的第一沟槽结构为第二三极管的发射极，并经由第一沟槽结构与半导体衬底电连接；二极管的阳极经由第三区域中的第一沟槽结构与半导体衬底电连接。14.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述第一沟槽结构延伸至所述半导体衬底中的深度为1μm～10μm。15.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述第一沟槽结构包括第一沟槽以及位于第一沟槽内的填充材料，所述填充材料为多晶硅或者非晶硅，其中，所述填充材料具有第一导电类型的掺杂剂。16.根据权利要求15所述的瞬间电压抑制器件，其特征在于，所述填充材料的掺杂剂通过第一沟槽的侧壁和底部向外扩散在第一沟槽周围形成外扩散区域。17.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述第二区域中的第二注入区与相邻的所述隔离结构重叠或不重叠设置。18.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，第一三极管为PNP管，第二三极管为NPN管，二极管为PIN管；或者所述第一导电类型为N型，所述第二导电类型为P型，第一三极管为NPN管，第二三极管为PNP管，二极管为NIP管。19.根据权利要求1所述的瞬间电压抑制器件，其特征在于，还包括：第一电极，位于半导体衬底远离外延层的表面上；第一互连线，所述第一互连线连接第一区域中的第一注入区、第二注入区以及第二区域中的第二注入区；至少一个第二互连线，至少一个所述第二互连线分别连接第二区域中的第一注入区以及第三区域中的第一沟槽结构。20.根据权利要求19所述的瞬间电压抑制器件，其特征在于，所述第一互连线与电源和地中的一个连接，至少一个所述第二互连线经由第一沟槽结构、所述半导体衬底、第一电极与电源和地中的另一个连接。21.根据权利要求15所述的瞬间电压抑制器件，其特征在于，所述半导体衬底为重掺杂结构，所述外延层为轻掺杂结构，位于第一沟槽内的填充材料为重掺杂结构，所述第一注入区为重掺杂结构，所述第二注入区为重掺杂结构，所述第三注入区为重掺杂结构。22.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述半导体衬底的电阻率为0.0015Ω
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cm～0.01Ω
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cm。23.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述外延层的电阻率为10Ω
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cm～200Ω
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cm，厚度为1μm～10μm。
24.根据权利要求1所述的瞬间电压抑制器件，其特征在于，所述隔离结构包括第二沟槽和填充在第二沟槽内的绝...

【专利技术属性】
技术研发人员：王英杰，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：