【技术实现步骤摘要】
衬底与晶体管间具有高阻抗半导体材料的集成电路(IC)结构
[0001]本公开的实施例一般地涉及集成电路(IC)结构。更具体地,本公开的各种实施例提供在衬底与晶体管之间具有高阻抗半导体材料的IC结构。
技术介绍
[0002]在微电子工业以及涉及微观结构的构建的其他工业中,一直希望减小结构特征和微电子器件的尺寸和/或针对给定的芯片尺寸提供更多的电路。小型化通常允许以更低的功率水平和更低的成本提高性能(每时钟周期更多的处理和更少的生成热)。目前的技术是对诸如逻辑门、FET和电容器的某些微器件进行原子级缩放。具有数亿个此类器件的电路芯片很常见。
[0003]电路制造商目前正力图减少由器件部件占据的二维面积,例如以减少二维面积和功耗。射频(RF)器件小型化的一个问题是到晶体管的主体(body)连接(例如,背栅端子)的电阻的降低,这会降低电路部件中预期的输入输出电压函数的电压增益和/或线性度。在常规电路中,晶体管可以通过向主体施加更大的电压偏置以降低电容来抵消较低的电阻。然而,这在许多器件或技术设置中可能是不可行的。
专 ...
【技术保护点】
【技术特征摘要】
1.一种集成电路IC结构,包括:衬底;高阻抗半导体材料,其位于所述衬底的一部分上;晶体管,其位于所述高阻抗半导体材料的顶表面上,所述晶体管包括在水平方向上位于第一源极/漏极S/D区和第二S/D区之间的半导体沟道区,其中所述高阻抗半导体材料在竖直方向上位于所述晶体管和所述衬底之间;第一绝缘体区,其位于所述衬底上且与所述第一S/D区在水平方向上相邻;以及第一掺杂阱,其位于所述衬底上且与所述第一绝缘体区在水平方向上相邻,其中所述第一绝缘体区在水平方向上位于所述第一掺杂阱和所述晶体管之间。2.根据权利要求1所述的IC结构,还包括:第二绝缘体区,其位于所述衬底上且与所述第二S/D区在水平方向上相邻;以及第二掺杂阱,其位于所述衬底上且与所述第二绝缘体区在水平方向上相邻,其中所述第二绝缘体区在水平方向上位于所述第二掺杂阱和所述晶体管之间。3.根据权利要求2所述的IC结构,其中所述高阻抗半导体材料从位于所述第一绝缘体区下方的第一端连续延伸至位于所述第二绝缘体区下方的第二端。4.根据权利要求1所述的IC结构,其中位于所述第一绝缘体区下方的所述衬底的一部分在水平方向上位于所述高阻抗半导体材料和所述第一掺杂阱之间。5.根据权利要求1所述的IC结构,其中所述高阻抗半导体材料包括多晶硅,并且其中所述衬底、所述第一掺杂阱和所述晶体管不含多晶硅。6.根据权利要求1所述的IC结构,其中所述第一掺杂阱和所述晶体管的所述半导体沟道区具有第一掺杂类型,且其中所述第一S/D区和所述第二S/D区具有与所述第一掺杂类型相反的第二掺杂类型。7.根据权利要求1所述的IC结构,其中所述高阻抗半导体材料和所述第一掺杂阱之间的水平分隔小于所述第一绝缘体区的水平宽度。8.根据权利要求1所述的IC结构,还包括到所述第一掺杂阱的主体端子,其中所述主体端子被配置为对所述高阻抗半导体材料下方的所述衬底的一部分进行电偏置。9.根据权利要求1所述的IC结构,还包括位于所述衬底内的有源器件,其中所述衬底包括在水平方向上位于所述有源器件和所述第一掺杂阱之间的分隔区。10.根据权利要求9所述的IC结构,其中所述衬底的所述分隔区的水平宽度防止所述有源器件对位于所述高阻抗半导体材料下方的所述衬底的一部分进行电偏置。11.一种集成电路IC结构,包括:衬底,其具有顶表面;高阻抗半导体材料,其位于所述衬底内,其中所述高阻抗半导体材料的顶表面与所述衬底的所述顶表面共面;晶体管,其位于所述高阻抗半导体材料的所述顶表面上,所述晶体管包括在水平方向上位于第一源极/漏极S/D区和第二S/D区之间的半导体沟道区,其中所述高阻抗半导体材料在竖直方向上位于所述晶体管和所述衬底之间;第一绝缘体区,其位于所述衬底的所述顶表面上且与所述第一S/D区在水平方向上相邻;
第一掺杂阱,其位于所述衬底内且与所述第一绝缘体区在水平方向上相邻,其中所述第一绝缘体区在水平方向上位于所述第一掺杂阱和所述晶体管的所述第一S/D区之间;第一主体端子,其位于所述第一掺...
【专利技术属性】
技术研发人员:J,
申请(专利权)人:格芯美国集成电路科技有限公司,
类型:发明
国别省市:
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