一种针对多时钟域集成电路中单固定故障模型的捕获方式制造技术

本发明专利技术涉及集成电路领域，具体涉及一种针对多时钟域集成电路中单固定故障模型的捕获方式。本发明专利技术对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，通过对不同时钟域的OCC电路测试阶段扫描链配置数据的改变，使得原本Merge NCP法中不相兼容的多个时钟域能够在同一捕获阶段先后进行故障响应的捕获，更加高效地产生测试向量，降低了对同一电路进行单固定故障检测所需要的测试向量数目，缓解了ATE机台存储空间的压力，降低了可测性设计(DFT)中扫描技术的测试时间，降低了芯片的测试成本。试成本。试成本。

【技术实现步骤摘要】
一种针对多时钟域集成电路中单固定故障模型的捕获方式


[0001]本专利技术涉及集成电路领域，具体涉及一种针对多时钟域集成电路中单固定故障模型的捕获方式。

技术介绍

[0002]随着半导体产业的发展，市场需求的增加，集成电路规模不断增大，工艺水平进入深亚微米和纳米时代。随之而来的是晶体管密集度的提升，芯片面积与可用于测试的管脚数目比值的提升，使得测试难度与测试成本不断攀升。测试成本是芯片生产成本中极为重要的一部分，降低测试成本对于集成电路的快速且可持续发展有着重要的意义。
[0003]而在集成电路测试过程中，测试集规格在很大程度上影响着测试的成本。一方面，测试向量的数目越多对ATE(Automatic Test Equipment,自动测试设备)机台的存储资源要求越高，另一方面，测试向量集规格越大，测试时间也就越长，对ATE机台使用时间的加长也造成了测试成本的增加。
[0004]若能通过对可测性设计(DFT)中的扫描技术中故障捕获方式进行优化，使扫描技术产生的测试向量能够更加高效的捕获到更多的故障，则能在应用更少测试向量数目的条件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种针对多时钟域集成电路中单固定故障模型的捕获方式，其特征在于，包括以下步骤：步骤1，在扫描技术中测试模式的移位阶段，每个时钟域的改进OCC电路中的扫描链数据输入端口分别向各自的改进OCC电路中的扫描链传入不同的扫描链数据；每个时钟域的改进OCC电路中的扫描链中每个D触发器在ATE时钟信号的控制下，根据扫描链数据在Q端获得相应的值；步骤2，在扫描技术中测试模式的捕获阶段，ATE时钟信号输入端口停止向改进OCC电路中的扫描链送入ATE时钟信号，且改进OCC电路中的扫描链中每个D触发器Q端在移位阶段获得的值被锁存；改进OCC电路中的8bit并入串出移位寄存器获取改进OCC电路中的扫描链中每个D触发器Q端锁存的值作为8bit脉冲控制信号，再将8bit脉冲控制信号转化成频率为工作时钟信号频率的串行输出信号，并送给门控时钟模块；门控时钟模块将串行输出信号作为使能信号，输出符合时序要求且可配置的时钟信号，并送入时钟信号选择模块；时钟信号选择模块最终将符合时序要求且可配置的时钟信号通过时钟信号输出端口输出。2.根据权利要求1所述的针对多时钟域集成电路中单固定故障模型的捕获方式，其特征在于，所述改进OCC电路，包括扫描链数据输入端口、扫描链数据输出端口、ATE时钟信号输入端口、工作时钟信号输入端口、测试模式选择信号输入端口、工作模式选择信号输入端口、时钟信号输出端口、脉冲控制模块和时钟信号选择模块；脉冲控制模块包含扫描链、8bit并入串出移位寄存器、门控时钟模块；扫描链包含8个依次连接的D触发器；门控时钟模块包含D触发器和二输入与门；扫描链中第一个D触发器的D端与扫描链数据输入端口连接；扫描链中每个D触发器的Q端均与8bit并入串出移位寄存器连接；扫描链中第一个D触发器至第七个D触发器的Q端还与后一个D触发器的D端连接；扫描...

【专利技术属性】
技术研发人员：王树龙，康瑞，薛慧敏，赵银峰，宋殿伟，王力冉，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：