调节器电路制造技术

本发明专利技术提供一种消除了在低耗电状态时流动无用的动作电流的问题的调节器电路。第一运算放大器（ＯＰ１）的输出晶体管及第一控制ＭＯＳ晶体管（Ｍ１），为了取得通常动作状态下的动作电流，增大晶体管尺寸；第二运算放大器（ＯＰ２）的输出晶体管及第二控制ＭＯＳ晶体管（Ｍ２），为了在低耗电状态时取得动作电流，减小晶体管的尺寸。配置切换电路，其根据半导体集成电路的状态，选择性地使第一及第二运算放大器（ＯＰ１）、（ＯＰ２）的任一方动作。在通常动作状态下，高电流驱动能力的第一运算放大器（ＯＰ１）及第一控制ＭＯＳ晶体管（Ｍ１）动作。在低耗电状态下，低电流驱动能力的第二运算放大器（ＯＰ２）及第二控制ＭＯＳ晶体管（Ｍ２）动作。

【技术实现步骤摘要】

本专利技术涉及从高电压生成所希望的低电压的下降(drop)型调节器电路。
技术介绍
对于一般的半导体集成电路及现有的调节器电路，参照图3、图4进行说明。图3是表示一般的半导体集成电路的布局图。在微型电子计算机等的LSI芯片100的中央部，设置有内部电路101。内部电路101由模拟电路和数字电路构成。并且，在内部电路101的周围设置有具有用于接收来自LSI芯片100的外部的输入信号并送到内部电路101的输入电路、或用于将来自内部电路101的信号向外部的电路输出的输出电路的作用的电路(以下，将这些统一简称为IO电路102)。另外，各电路的动作所需要的规定电源电压Vdd从外部供给。这里，在某种LSI芯片100中，为了降低耗电，要求从直接用于IO电路102的驱动的高电压的电源电压Vdd(例如，5V)生成适合内部电路101的驱动的所希望的低电压(例如，3V)。为了生成这样的低电压而采用下降型的调节器电路。图4是现有的下降型调节器电路的电路图。该调节器电路具备对源极施加了电源电压Vdd的P沟道型控制MOS晶体管103；与控制MOS晶体管103串联连接的第一及第二电阻104、105；和第一差动输入端子(-)被施加基准电压Vref、第二差动输入端子(+)被施加所述第一电阻104与第二电阻105的连接点的电压Va、差动输出端子与所述控制MOS晶体管103的栅极连接的运算放大器106，从控制MOS晶体管103与第一电阻104的连接点取得输出电压Vout。另外，基准电压Vref例如由公知的带隙(band gap)型基准电压产生电路107产生。调节器电路的技术例如记载于以下的专利文献中。专利文献1特开2000-284843号公报在微型电子计算机中，无需全部的电路始终运行，除通常动作状态以外，还存在称为低耗电状态(备用(standby)状态)的各种各样的模式，对应各种模式的动作电流不同。例如，在HALT模式下，停止CPU的命令执行。另外，如果是IDLE模式，还要停止向其他电路供给时钟脉冲。另外，如果是STOP模式，进而要停止作为系统的动作时钟的振荡。然而，上述现有的调节器电路在通常动作状态下，为了稳定保持设定的电压而设想最大的负载电流，并进行构成运算放大器106的输出晶体管及控制MOS晶体管103的元件设计。因此，具有在低耗电状态下流动无用的动作电流的问题。
技术实现思路
本专利技术的调节器电路具备第一控制晶体管；第一及第二电阻，与所述第一控制晶体管串联连接；第一运算放大器，第一差动输入端子被施加基准电压，第二差动输入端子被施加所述第一及第二电阻的连接点的电压，其输出被施加到所述第一控制晶体管的栅极；第二控制晶体管，与所述第一及第二电阻串联连接；第二运算放大器，第三差动输入端子被施加所述基准电压，第4差动输入端子被施加所述第一及第二电阻的连接点的电压，其输出被施加到所述第二控制晶体管的栅极；和切换电路，在第一状态下选择所述第一运算放大器使其动作，在第二状态下选择所述第二运算放大器使其动作，所述第二运算放大器的电流驱动能力比所述第一运算放大器的电流驱动能力小。另外，本专利技术的调节器电路，其特征在于所述第二运算放大器的输出晶体管的晶体管尺寸比所述第一运算放大器的输出晶体管的晶体管尺寸小。另外，本专利技术的调节器电路，其特征在于所述第二控制晶体管的晶体管尺寸比所述第一控制晶体管的晶体管尺寸小。而且，本专利技术的调节器电路中的切换电路，其特征在于在所述第一状态时，对所述第二控制晶体管的栅极施加使所述第二控制晶体管截止的栅极电压，在所述第二状态时，对所述第一控制晶体管的栅极施加使所述第一控制晶体管截止的栅极电压。根据本专利技术的调节器电路，可以根据半导体集成电路的各种状态来切换调节器电路的电流驱动能力。因此，可根据各种状态而仅供给所需要的最佳的动作电流，而且还可以降低消耗电流。附图说明图1是说明本专利技术的调节器电路的电路图；图2是说明本专利技术的调节器电路的电路图；图3是说明现有的调节器电路的电路图；图4是说明现有的调节器电路的电路图。图中10-基准电压产生电路，20-第一恒流晶体管，30一输出晶体管，35-输出晶体管，40-(N沟道型)MOS晶体管，45-(P沟道型)MOS晶体管，50-第二恒流晶体管，60-输出晶体管，65-输出晶体管，70-(N沟道型)MOS晶体管，75-(P沟道型)MOS晶体管，80-控制电路，100-LSI芯片，101-内部电路，102-IO电路，103-控制MOS晶体管，104-第一电阻，105-第二电阻，106-运算放大器，107-基准电压产生电路，M1-第一控制MOS晶体管，M2-第二控制MOS晶体管，R1-第一电阻，R2-第二电阻，Vdd-电源电压，Vref-基准电压，Va-差动输入电压，Vbias-偏置电压，V1-差动输出电压，V2-差动输出电压，OP1-第一运算放大器，OP2-第二运算放大器，φ-控制信号，*φ-反相控制信号，SW1、SW2、SW3、SW4-开关，MNa1、MNa2、MNb1、MNb2-N沟道型MOS晶体管，MPa1、MPa2、MPb1、MPb2-P沟道型MOS晶体管。具体实施例方式下面，参照附图对本专利技术的调节器电路进行说明。图1是表示本专利技术的调节器电路的电路结构的一个例子的图。该调节器电路具备对源极施加电源电压Vdd的P沟道型第一控制MOS晶体管M1；串联连接在第一控制MOS晶体管M1的漏极的第一及第二电阻R1、R2；和一方的差动输入端子(-)被施加基准电压Vref，另一方的差动输入端子(+)被施加所述第一电阻R1与第二电阻R2的连接点的电压Va，其输出施加到第一控制MOS晶体管M1的栅极的第一运算放大器OP1。在此，第一运算放大器OP1的输出晶体管及第一控制MOS晶体管M1，在需要高电流驱动能力时，即，若为微型电子计算机则为了获得通常动作状态下的动作电流，将该晶体管尺寸设计得大。另外，该调节器电路具备源极被施加电源电压Vdd、漏极与第一及第二电阻R1、R2串联连接的P沟道型第二控制MOS晶体管M2；和一方的差动输入端子(-)被施加基准电压Vref、另一方的差动输入端子(+)被施加所述第一电阻R1与第二电阻R2的连接点的电压Va、其输出施加到第二控制MOS晶体管M2的栅极的第二运算放大器OP2。在此，第二运算放大器OP2的输出晶体管及第二控制MOS晶体管M2，在不需要高电流驱动能力时，即，若为微型电子计算机，则为了取得低耗电状态下的动作电流，将该晶体管尺寸设计得小。因此，第二运算放大器OP2的输出晶体管的晶体管尺寸比第一运算放大器OP1的输出晶体管的晶体管尺寸小，另外，第二控制MOS晶体管M2的晶体管尺寸比第一控制MOS晶体管M1的晶体管尺寸小。具体而言，例如将第二运算放大器OP2的输出晶体管、第二控制MOS晶体管M2的晶体管尺寸设为减小到十分之一左右。在此，所谓晶体管尺寸，是指GW/GL(GW是沟道宽度，GL是沟道长度)。基准电压Vref由基准电压产生电路10生成，供给到各运算放大器OP1、OP2的差动输入端子(-)。并且，输出电压Vout从第一及第二控制MOS晶体管M1、M2与第一电阻R1的连接点被输出。另外，设置有切换电路，其根据控制信号φ，使第一及第二运算放大器OP1、OP2的任意一方选本文档来自技高网...

【技术保护点】
一种调节器电路，其中具备：第一控制晶体管；第一及第二电阻，与所述第一控制晶体管串联连接；第一运算放大器，第一差动输入端子被施加基准电压，第二差动输入端子被施加所述第一及第二电阻的连接点的电压，其输出被施加到所述第一控 制晶体管的栅极；第二控制晶体管，与所述第一及第二电阻串联连接；第二运算放大器，第三差动输入端子被施加所述基准电压，第４差动输入端子被施加所述第一及第二电阻的连接点的电压，其输出被施加到所述第二控制晶体管的栅极；和切换 电路，在第一状态下选择所述第一运算放大器使其动作，在第二状态下选择所述第二运算放大器使其动作，所述第二运算放大器的电流驱动能力比所述第一运算放大器的电流驱动能力小。

【技术特征摘要】
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【专利技术属性】
技术研发人员：柿沼刚，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]