对多个闸流管触发角分别控制的装置制造方法及图纸

本发明专利技术是一种可对多个闸流管的触发角分别控制的装置，此装置包含：整流电路；施密特触发器；单稳延迟器；存储器；设定所述存储器地址的地址计数器；在每一原始触发区间时间内产生一串预定数量的脉冲串，并且使每一脉冲串结束时使所述地址计数器计数一次的预定脉冲数产生器；输入上述预定脉冲数产生器输出信号的时序解码器；包含多个多工操作器并依据所述存储器与解码器的输出信号来触发各闸流管的触发控制单元。装置减少了所需存储器的容量，延长了触发控制的循环周期。（*该技术在2012年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是一种闸流管触发角控制装置，尤其是一种可对多个闸流管触发角分别控制的装置。现有的一种对多个闸流管触发角分别控制的装置，它的主要构成元件与连接方式如附图说明图1所示，包含有可以输出一衰减整流波信号a的整流电路10(如图2-1所示);输入端接收上述整流波信号a，并在每一整流波a时间内定出一个原始触发区T1有输出(如图2-2所示)的施密特触发器(schmitttriggercircuit)20;输入端接收上述施密特触发器20的输出信号，并在输出端c送出一如图2-3所示的输出信号的单稳延迟器(oneshotdelaycircuit)30，此延迟器的目的在于使触发范围的起始点具有可调节性，例如可以在所述输出c得到新的触发区T2;包括触发器(flip-flop)41、时钟脉冲发生器(clockgenerator)42以及时序计数器(counter)43的预定脉冲数产生单元40，此脉冲数产生单元可在每一个上述新触发区T2时间内，送出一串预定数量脉冲的脉冲串d(如图2-4所示);输入上述预定脉冲数产生单元40的脉冲串信号d，并且具有一组(Q11-Q0)二进制输出线的地址(adress)计数单元50;各地址线(A11-A0)被连接到上述地址计数器的相应输出线，并且具有一组预定位(BITS)数据线(D7-D0)输出的存储器(memory)单元60;接收所述地址计数单元50输出信号的时序解码器(deco-der)70;包含一个数字开关(digitalswitch)的触发控制单元80，所述数字开关具有数组8位的输出端(81-84)，可以借助所述解码器70的输出端f1-f4(各个波形分别如图2-5至图2-8所示)的轮流驱动，而将上述存储器单元60的数据按照顺序输出到各组输出端81-84的八条输出线上;输出端81-84共有32条输出线，每线可以控制一闸流管(二端交流开关元件diac或三端双向可控硅开关元件triac)91的触发角，进一步控制各负载92的功率。在上述构成中，借助存储器单元60的数据变化，以及时序码器70的分配，在原始触发区T1的时间内，所述触发控制单元便可以对各个闸流管91作个别且分组的触发控制。但是，在上述控制方式中，由于地址计数单元50与预定脉冲数产生单元40同步动作，每当预定脉冲数产生单元40的输出端d有脉冲送出时，地址计数单元50就被往上计数一次，存储器单元60接着被设定到下一个地址，而取得下一个地址所存放的数据(D7-D0)。而且，存储器单元60每次所送出的数据D7-D0只有被数字开关组80中的一组输出端利用，并进行一次触发。例如本次定址后所取得的数据D7-D0，只能一次触发数字开关组80中第一组输出端81所连接的数个闸流管91上。同样地，在下次定址取得的数据D7-D0也只能一次触发数字开关组80的下一组输出端82所连接的数个闸流管91上。所以，在每一脉冲串d期间(此例包含64个脉冲)，存储器单元60便有脉冲串d所包含的脉冲数量(64个)的数据被取出使用，使得在一个整流波期间，四组输出端81-84所控制的各闸流管都有16次被触发的机会。但是因为闸流管的导通特性是在交流电源正弦波的每个半周期波时间中，只要一经触发便能保持导通，直到此一半周期波结束为止，所以在16次触发机会中，实际上只有最前面一次的触发真正有效。不过，由于此种方式可以改善电流可能不连续的缺点，所以对于电感性的负载(如马达)控制较有必要，可是对于对电阻性的负载(如灯泡)则并不需要。此外，上述控制技术需要较大的存储器容量才能符合多次触发的数据获取，而且在使用上较适用于大规模，以及在一整流波a期间需要多次触发以对多个闸流管作个别且分组触发控制的电路。因此，如果需要触发的闸流管数目较少，而且是用于不需要多次触发的负载，同时又希望能尽量减少存储器容量，并让每次送出的触发皆为有效的话，则上述控制的方式显然不理想。本专利技术的目的在于提供一种对不需要多次触发的负载，例如电阻性负载，可以让每次触发都是有效的触发，而且可以减少存储器容量，并且提供一个能够延长触发循环周期的对多个闸流管触发角分别控制的装置。在本专利技术中，所述对多个闸流管触发角分别控制的装置使地址计数单元在每一原始触发区时间内所产生的脉冲串结束时才被计数一次，并且使时序解码器输入来自预定脉冲数产生器的输出信号。另外，将时序解码器的输出同时送往数个多工操作器(multiplexer例如数字开关)的各多工操作器输入端，各多工操作器的选择线则输入来自上述存储器单元经分组后的输出信号，如此一来，各多工操作器在每一脉冲串期间就可以随着存储器所送出的数据对各连接于多工操作器的输出上的闸流管作触发控制。所以，本专利技术的这种对多个闸流管触发角分别控制的装置包含可输出一衰减整流波的整流电路;输入端接收上述整流波信号，并在每一个整流波时间内定出一原始触发区输出的施密特触发器;存储器单元;设定所述存储器单元的地址的地址计数单元;在原始触发区内产生一串预定数量的脉冲串，并在所述脉冲串结束时才使地址计数单元计数一次的预定脉冲数产生单元;输入来自所述脉冲数产生单元的输出信号的时序解码器;包含多个多工操作器的触发控制单元，各多工操作器的输入端输入自所述时序解码器的输出信号与来自所述存储器单元的信号，而且其输出端分别连接至各闸流管元件的触发端，使各个闸流元件按照顺序被分别触发。为达到上述目的的本专利技术所采用的技术手段及其功效，现举一较佳实施例，并配合图示详述如下。图示的简单说明图1所示是现有技术的方框示意图。图2-1所示是现有技术中整流线路的整流波a的波形。图2-2所示是现有技术中施密特触发器的输出b的波形。图第2-3所示是现有技术中单稳延迟器的输出c的波形。图第2-4所示是现有技术中预定脉冲数产生单元的输出脉冲串d的波形。图第2-5所示是现有技术中解码器的输出f1的波形。图2-6所示是现有技术中解码器的输出f2的波形。图2-7所示是现有技术中解码器的输出f3的波形。图2-8所示是现有技术中解码器的输出f4的波形。图3所示是本专利技术实施例的线路方框图。图4-1所示是本专利技术实施例中整流线路的整流波a′的波形。图4-2所示是本专利技术实施例中施密特触发器的输出b′的波形。图4-3所示是本专利技术实施例中单稳延迟器的输出c′的波形。图4-4所示是本专利技术实施例中预定脉冲数产生单元的输出脉冲串d′的波形。图4-5所示是本专利技术实施例中时序计数器最高位的输出e′的波形。图4-6所示是本专利技术实施例中时序解码器的输出端Y0的波形。图4-7所示是本专利技术实施例中时序解码器的输出端Y1的波形。图4-8所示是本专利技术实施例中时序解码器的输出端Y2的波形。图4-9所示是本实有新型实施例中时序解码器的输出端Y14的波形。图4-10所示是本专利技术实施例中时序解码器的输出端Y15的波形。图5所示是本专利技术实施例中存储器单元前十个地址所存放的数据值。图6所示是本专利技术实施例中在存储器被定址在第8个地址时，受四个多工操作器分别触发的四个闸流管的导通状态示意图。图3是对所述对多个闸流管触发角分别控制的装置的线路方框图，所述控制装置主要包括有整流线路1、施密特触发器2、单稳延迟器21、预定脉冲数产生单元3、时序解码器4、地址计数单元5、存储器单元6、触发控制单元7，其本文档来自技高网...

【技术保护点】
一种对多个闸流管触发角分别控制的装置，此控制装置具有：整流电路；在每一个单一整流波的时间内定出一个原始触发区的施密特触发器；存储单元；使所述存储单元的地址固定在一个特定地址的地址计数单元；在每一个原始触发区内产生一串脉冲串，并使所述地址计数单元进行计数的预定脉冲数产生单元；解码器；配合所述存储单元的数据对所述多个闸流管进行分别触发的触发控制单元；其特征在于：所述预定脉冲数产生单元于每一串脉冲串结束是才使所述地址计数单元获得一次计数；所述存储单元将定址后所取得的数据信号分组送往所述触发控制单元；所述触发控制单元包括多个多工操作器，各个多工操作器的输入端输入来自所述解码器的输出信号和来自所述存储单元的信号，而且其输出端分别连接到闸流管元件的触发端，使各个闸流管元件按照顺序被个别触发。

【技术特征摘要】

【专利技术属性】
技术研发人员：崔怀宙，
申请(专利权)人：黄美丽，
类型：发明
国别省市：71[中国|台湾]