半导体器件制造技术

一种半导体器件包括：衬底，具有第一存储单元和第二存储单元，第一存储单元和第二存储单元在第一方向上彼此相邻；第一至第四存储鳍，在第一存储单元中在第一方向上彼此相邻，第一至第四存储鳍从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上彼此相邻，第五至第八存储鳍从衬底突出；以及第一浅器件隔离层，在第四存储鳍和第五存储鳍之间，第一浅器件隔离层的侧壁具有拐点。浅器件隔离层的侧壁具有拐点。浅器件隔离层的侧壁具有拐点。

【技术实现步骤摘要】
半导体器件


[0001]本公开涉及半导体器件，更具体地，涉及包括鳍式场效应晶体管的半导体器件。

技术介绍

[0002]由于其小尺寸特性、多功能特性和/或低成本特性，半导体器件被视为电子工业中的重要元件。半导体器件可以归类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件两者的混合半导体器件。随着电子工业的发展，对具有改善特性的半导体器件的需求日益增长。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求日益增长。为了满足这种需求，半导体器件的复杂性和/或集成密度在增加。

技术实现思路

[0003]根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出；以及第一浅器件隔离层，位于第四存储鳍和第五存储器之间。第一浅器件隔离层的侧壁可以具有拐点。
[0004]根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；以及第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出。第一存储鳍和第二存储鳍之间的第一距离可以大于第二存储鳍和第三存储鳍之间的第二距离，并且可以小于第四存储鳍和第五存储鳍之间的第三距离。
[0005]根据实施方式，一种半导体器件可以包括：衬底，具有在第一方向上并排设置的第一存储单元和第二存储单元；第一至第四存储鳍，在第一存储单元中在第一方向上依次布置并从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上依次布置并从衬底突出；第一栅电极，与第一至第三存储鳍交叉；第二栅电极，与第四和第五存储鳍交叉；以及第三栅电极，与第六至第八存储鳍交叉。第一存储鳍和第二存储鳍之间的第一距离可以大于第二存储鳍和第三存储鳍之间的第二距离，并且可以小于第四存储鳍和第五存储鳍之间的第三距离。
[0006]根据实施方式，一种制造半导体器件的方法可以包括：在包括第一区域和第二区域的衬底上依次堆叠第一掩模层和第二掩模层；在第二掩模层上形成第三掩模图案，第三掩模图案包括第三正常掩模图案和第三合并掩模图案，多个第三正常掩模图案位于第一区域和第二区域的每个上，并且每个第三正常掩模图案具有第一宽度和第一厚度，第三合并掩模图案在第一区域和第二区域之间位于衬底上并具有分别大于第一宽度和第一厚度的第二宽度和第二厚度；使用第三正常掩模图案和第三合并掩模图案作为蚀刻掩模来蚀刻第二掩模层；以及去除第三正常掩模图案和第三合并掩模图案。
附图说明
[0007]通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
[0008]图1是根据实施方式的半导体器件的平面图。
[0009]图2是沿着图1的线A
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A'截取的截面图。
[0010]图3是沿着图1的线B
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B'截取的截面图。
[0011]图4是根据实施方式的SRAM单元的等效电路图。
[0012]图5是图1中的第二存储单元的一部分的放大平面图。
[0013]图6A至图6D分别是沿着图5的线I
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I'、J
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J'、K
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K'和L
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L'的截面图。
[0014]图7A至图7R是制造具有图2的截面结构的半导体器件的工艺中的阶段的截面图。
[0015]图8A至图8E是制造具有图1的平面结构的半导体器件的工艺中的阶段的平面图。
[0016]图9是沿着图1的线A
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A'的截面图。
[0017]图10是沿着图1的线C
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C'的截面图。
具体实施方式
[0018]图1是根据实施方式的半导体器件的平面图。图2是沿着图1的线A
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A'的截面图。
[0019]参照图1和图2，可以提供衬底1。在一实施方式中，鳍形场效应晶体管(Fin
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FET)可以设置在衬底1上。衬底1可以是例如单晶硅晶片或绝缘体上硅(SOI)晶片。多个鳍F可以从衬底1突出。鳍F可以是在第二方向D2上伸长的条形或线形图案。器件隔离层3a
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3e和5可以提供在鳍F之间。器件隔离层3a
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3e和5可以具有比鳍F的顶表面低的顶表面，因此，鳍F的上部侧表面可以被暴露。器件隔离层3a
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3e和5可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成或者包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种，并且可以具有单层或多层结构。栅电极G可以提供在鳍F上以在第一方向D1上与鳍F交叉。栅电极G可以包括功函数图案和金属线图案。
[0020]功函数图案可以是n型功函数图案或p型功函数图案。n型功函数图案可以由例如以下至少一种形成或包括例如以下至少一种：镧(La)、镧氧化物(LaO)、钽(Ta)、钽氮化物(TaN)、铌(Nb)和钛氮化物(TiN)。p型功函数图案可以由例如以下至少一种形成或包括例如以下至少一种：铝(Al)、铝氧化物(AlOx)、钛氮化物(TiN)、钨氮化物(WN)和钌氧化物(RuO2)。金属线图案可以由例如钨、铜和铝中的至少一种形成或者包括例如钨、铜和铝中的至少一种。
[0021]栅极绝缘层GO可以插置在鳍F和栅电极G之间。栅极绝缘层GO可以包括例如硅氧化物层。在一实施方式中，栅极绝缘层GO还可以包括其介电常数高于硅氧化物层的介电常数的高k电介质层。高k电介质层可以由例如以下至少一种形成：铪氧化物(HfO2)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、铪铝氧化物(HfAlO3)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(Al2O3)、钽氧化物(Ta2O3)和铅钪钽氧化物(PbScTaO)。栅极覆盖图案GP可以提供在栅电极G上。栅极覆盖图案GP可以由例如硅氮化物形成或包括例如硅氮化物。
[0022]衬底1可以包括在第一方向D1上布置的第一逻辑区LR1、第二逻辑区LR2和存储区MR。彼此相邻的第一逻辑p型区RP1和第一逻辑n型区RN1可以设置在第一逻辑区LR1中。彼此相邻的第二逻辑p型区RP2和第二逻辑n型区RN2可以设置在第二逻辑区LR2中。在第一方向D1和第二方向D2上二维布置的多个存储单元MC1至MC4可以设置在存储区MR中。
[0023]彼此间隔开第一距离DS1的第一逻辑鳍F(L1)可以设置在第一逻辑p型区RP1中。彼此间隔开第一距离DS1的第二逻辑本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元在第一方向上彼此相邻；第一存储鳍、第二存储鳍、第三存储鳍和第四存储鳍，在所述第一存储单元中从所述衬底突出并在所述第一方向上彼此相邻；第五存储鳍、第六存储鳍、第七存储鳍和第八存储鳍，在所述第二存储单元中从所述衬底突出并在所述第一方向上彼此相邻；以及第一浅器件隔离层，在所述第四存储鳍和所述第五存储鳍之间，所述第一浅器件隔离层具有第一深度和拥有拐点的侧壁。2.如权利要求1所述的半导体器件，其中所述第一存储鳍和所述第二存储鳍之间的第一距离大于所述第二存储鳍和所述第三存储鳍之间的第二距离，并且小于所述第四存储鳍和所述第五存储鳍之间的第三距离。3.如权利要求2所述的半导体器件，还包括：第二浅器件隔离层，在所述第一存储鳍和所述第二存储鳍之间，所述第二浅器件隔离层具有第二深度；以及第三浅器件隔离层，在所述第二存储鳍和所述第三存储鳍之间，所述第三浅器件隔离层具有第三深度，所述第二深度小于所述第一深度并且大于所述第三深度。4.如权利要求1所述的半导体器件，还包括在所述衬底的第一逻辑p型区中的第一逻辑鳍，在所述第一逻辑鳍中的相邻第一逻辑鳍之间的第一距离小于在所述第二存储鳍和所述第三存储鳍之间的第二距离。5.如权利要求4所述的半导体器件，还包括在所述第一逻辑鳍中的相邻第一逻辑鳍之间的第二浅器件隔离层，所述第二浅器件隔离层的第二深度小于所述第一浅器件隔离层的所述第一深度。6.如权利要求4所述的半导体器件，其中所述衬底还包括与所述第一逻辑p型区相邻的第一逻辑n型区，所述半导体器件还包括在所述衬底的所述第一逻辑n型区中掺有p型杂质的第二逻辑鳍，所述第二逻辑鳍从所述衬底突出并彼此间隔开所述第一距离，所述第一逻辑鳍掺有n型杂质。7.如权利要求6所述的半导体器件，其中所述第一逻辑鳍中离所述第一逻辑n型区最近的第一逻辑鳍与所述第二逻辑鳍中离所述第一逻辑p型区最近的第二逻辑鳍之间的第三距离大于所述第四存储鳍与所述第五存储鳍之间的第四距离。8.如权利要求7所述的半导体器件，还包括：第三逻辑鳍，在所述衬底的第二逻辑p型区中，所述第三逻辑鳍从所述衬底突出并彼此间隔开所述第一距离；以及第四逻辑鳍，在所述衬底的第二逻辑n型区中，所述第二逻辑p型区与所述第二逻辑n型区相邻，所述第四逻辑鳍从所述衬底突出并彼此间隔开所述第一距离。9.如权利要求8所述的半导体器件，其中：所述第三逻辑鳍的数量小于所述第一逻辑鳍的数量，以及所述第三逻辑鳍中离所述第二逻辑n型区最近的第三逻辑鳍与所述第四逻辑鳍中离所
述第二逻辑p型区最近的第四逻辑鳍之间的第五距离小于所述第三距离。10.如权利要求7所述的半导体器件，还包括在所述衬底中的深器件隔离层，所述深器件隔离层在所述第一逻辑n型区和所述第一逻辑p型区之间，所述深器件隔离层具有比所述第一浅器件隔离层的所述第一深度深的第二深度。11.如权利要求1所述的半导体器件，其中：所述第一存储鳍、所述第四存储鳍、所述第五存储鳍和所述第八存储鳍掺有第一导电类型的杂质，以及所述第二存储鳍、所述第三存储鳍、所述第六存储鳍和所述第七存储鳍掺有与所述第一导电类型不同的第二导电类型的杂质。12.一种半导体器件，包括：衬底，包括第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元在第一方向上彼此相邻；第一存储鳍、第二存储鳍、第三存储鳍和第四存储鳍，在所述第一存储单元中从所述衬底突出并在所述第一方向上彼此相邻；以及第五存储鳍、第六存储鳍、第七存储鳍和第八存储...

【专利技术属性】
技术研发人员：丁海建，权兑勇，梁光容，吴怜默，李馥英，河承模，李亨求，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：