使用写入DLL电路系统对存储器装置进行写入调平制造方法及图纸

本申请涉及使用写入DLL电路系统对存储器装置进行写入调平。主机装置和存储器装置利用写入命令执行数据选通的内部写入调平。所述存储器装置包含从所述主机装置接收所述数据选通的输入

【技术实现步骤摘要】
使用写入DLL电路系统对存储器装置进行写入调平


[0001]本公开的实施例大体上涉及半导体装置的领域。更具体来说，本公开的实施例涉及运用使用存储器装置中的写入延迟锁定回路(DLL)电路系统的内部写入调平来确定何时发射内部写入信号。

技术介绍

[0002]半导体装置(例如，存储器装置)利用定时与数据信号、数据选通和/或其它信号的相移来执行操作。数据选通用于捕获数据。为了确保数据选通被恰当地定时以将数据信号捕获到存储器装置中，可使用写入调平来调整数据选通的定时以确保恰当地捕获数据信号。双数据速率类型5(DDR5)动态随机存取存储器(DRAM)装置中的写入调平可利用内部及外部写入调平。内部写入调平可包含两个阶段，即粗略写入调平和精细写入调平，以实现高准确度。然而，这些阶段中的每一个都可能需要时间来完成。此外，利用这些多阶段写入调平技术的过程可利用可能易受写入调平错误影响的过程，所述写入调平错误可能是粗略写入调平过程中固有的，和/或是至少部分由于半导体装置中的电源总线噪声或温度漂移而导致的。
[0003]本公开的实施例可针对于上文所阐述的问题中的一或多个。

技术实现思路

[0004]在一个方面中，本申请提供一种存储器装置，其包括：命令接口，其经配置以从主机装置接收写入命令；输入
‑
输出接口，其经配置以从所述主机装置接收数据选通和时钟；以及内部写入电路系统，其经配置以至少部分地基于所述写入命令而发射内部写入信号，其中所述内部写入电路系统包括：模拟回路，其经配置以模拟从所述时钟产生的写入时钟的时钟路径中的电路系统，其中所述模拟回路经配置以从所述写入时钟产生反馈时钟；写入延迟锁定回路，其经配置以：接收所述写入时钟和所述反馈时钟以确定用于使所述反馈时钟传播通过所述模拟回路的周期数目；将所述周期数目传输到所述主机装置以用作内部写入调平过程中的周期调整；并且使用所述周期调整来完成对所述主机装置的所述内部写入调平过程。
[0005]在另一方面中，本申请提供一种方法，其包括：输出时钟；输出数据选通信号；作为外部写入调平操作，在存储器装置的引脚处使所述时钟和所述数据选通信号同步；从所述存储器装置的写入延迟锁定回路电路系统接收指示内部延迟的周期数目的写入回路延迟；作为粗略调整，基于内部延迟的所述周期数目而设置所述数据选通信号的周期调整；以及作为微调，对所述数据选通信号进行少于一个周期的调整。
[0006]在又一方面中，本申请提供一种方法，其包括：在存储器装置处并且从主机装置接收数据选通和时钟；在写入延迟锁定回路电路系统中计算回路延迟作为所述时钟传播通过延迟回路的周期数目，所述延迟回路模拟所述时钟的时钟路径；将所述回路延迟传输到所述主机装置；在所述存储器装置处且从所述主机装置接收第一写入命令；尝试在所述存储
器装置中捕获所述第一写入命令；将所述第一写入命令被成功捕获的指示从所述存储器装置发送到所述主机装置；在所述存储器装置处且从所述主机装置接收所述主机装置对所述数据选通进行的第一移位；至少部分地基于所传输的回路延迟而接收对所述数据选通的调整；在所述存储器装置处且从所述主机装置接收第二写入命令；尝试在所述存储器装置中捕获所述第二写入命令；将所述第二写入命令的所述捕获已失败的指示从所述存储器装置发送到所述主机装置；以及响应于发送所述第二写入命令的捕获已失败的所述指示，接收所述主机装置在与所述第一移位相反的方向上对所述数据选通进行的第二移位。
附图说明
[0007]图1是根据本公开的实施例的说明具有写入调平(WL)电路系统的存储器装置的某些特征的简化框图；
[0008]图2是根据实施例的可由控制器执行以对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
[0009]图3是根据实施例的可由存储器装置执行以训练图1的存储器装置的写入调平过程的流程图；
[0010]图4是根据实施例的图1的具有写入延迟锁定回路(WrDLL)的WL电路系统的框图；
[0011]图5是根据实施例的可由控制器执行以使用图4的WrDLL对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
[0012]图6是根据实施例的可由存储器装置执行以使用图4的WrDLL对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
[0013]图7是根据实施例的可由控制器执行以使用图4的WrDLL对图1的存储器装置进行写入调平训练而省略粗略写入调平训练的写入调平过程的流程图；并且
[0014]图8是根据实施例的可由存储器装置执行以使用图4的WrDLL对图1的存储器装置进行写入调平训练而省略粗略写入调平训练的写入调平过程的流程图。
具体实施方式
[0015]下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，未在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如同在任何工程或设计项目中，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以在实施方案之间变化。此外，应了解，这种开发工作可能是复杂且耗时的，但对于获益于本公开的所属领域的普通技术人员来说将是设计、构造和制造的例行工作。
[0016]如前文所述，为了确保数据选通(DQS)被恰当地定时以捕获数据信号(DQ)，可使用写入调平来调整DQS与内部写入信号(IWS)之间的关系。在一些实施例中，可在存储器装置加电时、在时钟变化期间和/或由于系统级决策(例如，当计时发生太多变化且计时被复位时)采用写入调平。写入调平可分类为外部写入调平和/或内部写入调平。写入调平包含将信号发送回主机装置，从而告知主机装置是否能够使用DQS来捕获DQ信号。如果DQS未实现DQ信号的恰当捕获，那么主机装置可使DQS移位，直到DQS能够捕获DQ信号为止。
[0017]写入调平利用写入调平(WL)电路系统在从主机装置接收到写入之后发射IWS，并
且可使用来自主机装置的指令来执行。WL电路系统可包含写入延迟锁定回路(WrDLL)，所述WrDLL可用于减少可在传统的基于计数器的写入调平训练方法中使用的至少一些阶段(例如，粗略内部写入调平)的持续时间，和/或消除这些阶段。写入调平可包含外部写入调平，所述外部写入调平用于在存储器装置的引脚处对准数据选通(DQS)和来自主机装置(例如，处理器)的外部时钟(XCLK)。由于基于计数器的内部粗略写入调平的性质，在执行微调调整之前，内部写入调平可能在DQS与XCLK之间具有加减半个时钟周期(0.5tck)的最大偏移。为了去除此过程延迟错误，可利用WrDLL在写入调平操作的精细调整阶段之前去除固有的训练错误。
[0018]此外，由于DQS和内部写入路径具有两个不同的域，因此来自每一路径的传播延迟可能不同。每条路径的电压/温度敏感性也可能不同。为了解决这些问题，可使用WL电路系统通过使WrDLL与外部时钟相位同步来减轻DQS偏移，所述外部时钟相位也经过训练以在外部写入调平期间与外部DQS对准。通过经由本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，其包括：命令接口，其经配置以从主机装置接收写入命令；输入
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输出接口，其经配置以从所述主机装置接收数据选通和时钟；以及内部写入电路系统，其经配置以至少部分地基于所述写入命令而发射内部写入信号，其中所述内部写入电路系统包括：模拟回路，其经配置以模拟从所述时钟产生的写入时钟的时钟路径中的电路系统，其中所述模拟回路经配置以从所述写入时钟产生反馈时钟；写入延迟锁定回路，其经配置以：接收所述写入时钟和所述反馈时钟以确定用于使所述反馈时钟传播通过所述模拟回路的周期数目；将所述周期数目传输到所述主机装置以用作内部写入调平过程中的周期调整；并且使用所述周期调整来完成对所述主机装置的所述内部写入调平过程。2.根据权利要求1所述的存储器装置，其中所述内部写入电路系统包括输入缓冲器，所述输入缓冲器经配置以从主机装置接收用于产生所述写入时钟和所述反馈时钟的时钟，其中所述模拟回路包括模拟输入缓冲器，所述模拟输入缓冲器经配置以模拟所述输入缓冲器且输出所述反馈时钟。3.根据权利要求1所述的存储器装置，其中所述内部写入电路系统包括经配置以使用所述时钟对所述写入命令进行解码的命令解码器，其中所述模拟回路包括经配置以模拟所述命令解码器的模拟命令解码器。4.根据权利要求3所述的存储器装置，其中所述内部写入电路系统包括经配置以使解码的写入命令延迟达CWL的列地址选通写入时延CWL移位器，其中所述模拟回路包括用以模拟所述CWL移位器的模拟CWL移位器。5.根据权利要求4所述的存储器装置，其中所述内部写入电路系统包括用于将延迟且解码的写入命令传输到所述写入延迟锁定回路的前向路径，其中所述模拟回路包括经配置以模拟所述前向路径的模拟前向路径。6.根据权利要求5所述的存储器装置，其中所述前向路径包括触发器，所述触发器包括：输入，其经配置以接收所述延迟且解码的写入命令；时钟输入，其经配置以接收所述写入时钟；以及输出，其经配置以将所述内部写入信号传输到所述写入延迟锁定回路。7.根据权利要求6所述的存储器装置，其中写入延迟锁定回路经配置以基于所述写入时钟的相同相位而接收所述内部写入信号和所述写入时钟。8.根据权利要求1所述的存储器装置，其中所述写入延迟锁定回路包括经配置以延迟所述反馈时钟以使所述反馈时钟与所述写入时钟对准的内部写入时钟延迟线。9.根据权利要求8所述的存储器装置，其中所述写入延迟锁定回路包括经配置以接收所述内部写入信号且使其与所述内部写入时钟延迟线同步以延迟所述内部写入信号的写入命令克隆延迟线。10.根据权利要求9所述的存储器装置，其中从所述写入命令克隆延迟线输出的所述内部写入信号与从所述内部写入时钟延迟线输出的时钟同相。
11.根据权利要求1所述的存储器装置，其中所述存储器装置包括用于内化来自所述主机装置的所述数据选通的数据...

【专利技术属性】
技术研发人员：陈亮，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：