一种半导体结构的制备方法技术

本发明专利技术涉及一种半导体结构的制备方法。一种半导体结构的制备方法，包括：提供具有栅极沟槽的半导体衬底；在所述栅极沟槽的底壁和侧壁上依次形成氧化层、阻挡层；然后先进行H2和/或D2气流烘烤后进行快速热氮化处理，或者先进行热氮化处理后进行H2和/或D2气流烘烤；之后填充金属栅极。本发明专利技术能够修复因快速热氮化出理引起的氧化层表面损伤，提升器件电性能。提升器件电性能。提升器件电性能。

【技术实现步骤摘要】
一种半导体结构的制备方法


[0001]本专利技术涉及半导体生产工艺领域，特别涉及一种半导体结构的制备方法。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(word line，简写为WL)与位线(bit line，简写为BL)彼此电性连接。DRAM中掩埋沟道阵列晶体管(BuriedChannel Array Transistor，BCAT)的栅极结构包括：具有栅极沟槽的衬底，栅极沟槽内依次沉积有氧化层、阻挡层和金属栅极。其中，阻挡层通常为氮化钛TiN或氮化铝钛TiAlN，在沉积阻挡层之后和沉积金属栅极之前，为了增加阻挡层的致密度、修复表面损伤以及增强不同膜之间的粘合性，通常会进行快速热氮化处理(RTN)，然而在RTN处理时会对下面的氧化层表面造成或多或少损伤，可能引起电阻急剧增加，导致器件不良。
[0003]为此，特提出本专利技术。

技术实现思路

[0004]本专利技术的主要目的在于提供一种半导体结构的制备方法，该方法能够修复因快速热氮化出理引起的氧化层表面损伤，提升器件电性能。
[0005]为了实现以上目的，本专利技术提供了以下技术方案：
[0006]一种半导体结构的制备方法，包括：
[0007]提供具有栅极沟槽的半导体衬底；
[0008]在所述栅极沟槽的底壁和侧壁上依次形成氧化层、阻挡层；
[0009]然后先进行H2和/或D2气流烘烤后进行快速热氮化处理，或者先进行热氮化处理后进行H2和/或D2气流烘烤；
[0010]之后填充金属栅极。
[0011]与现有技术相比，本专利技术达到了以下技术效果：
[0012]本专利技术在快速热氮化处理RTN之前或之后进行行H2和/或氘气D2气流烘烤，可以增强下面氧化层表面的化学键或者改善已被破坏的化学键，从而预防和修复因RTN带来的表面损伤，提升器件电性能。
附图说明
[0013]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。
[0014]图1为本专利技术提供的DRAM中栅极结构示意图；
[0015]图2为实施例2中RTN处理后氧化层界面损伤示意图；
[0016]图3为将图2的结构修复后的示意图。
具体实施方式
[0017]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0018]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0019]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0020]实施例1
[0021]如图1所示的DRAM中栅极结构，其形成过程如下：
[0022]步骤一，形成栅极沟槽102于半导体衬底101中；
[0023]步骤二，依次形成氧化层103和阻挡层104于所述栅极沟槽的侧壁和底壁上；
[0024]步骤三，通入H2和/或D2气流进行烘烤，烘烤的温度可以是600～750℃范围内的任意温度；
[0025]步骤四，进行快速热氮化处理(RTN)，RTN温度为650～750℃范围内的任意温度；
[0026]步骤五，填充金属栅极105于所述栅极沟槽中。
[0027]之后在金属栅极105表面形成隔离层，然后制作导电接触结构等常规工序。
[0028]在该实施例中，半导体衬底101可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon
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on
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insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。半导体衬底中可以定义有用于形成BCAT的至少一个有源区以及用于将所述有源区与周边环境隔离开的浅沟槽隔离结构，所述有源区可以是鳍片式的立体结构，也可以是平面结构。结合热氧化工艺、光刻胶涂覆、曝光、显影、CVD、刻蚀等工艺在半导体衬底的有源区形成栅极沟槽102。
[0029]在所述栅极沟槽102的底壁和侧壁上依次形成氧化层103、阻挡层104。氧化层103可以是氧化硅SiO2、氮氧化硅、金属氧化物等中的至少一种，优选氧化硅，形成手段可以是热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺。阻挡层104可以是氮化钛TiN或氮化铝钛TiAlN，可采用物理气相沉积、化学气相沉积、原子层沉积等工艺。
[0030]步骤三和四可以在同一单室或批量式炉中原位进行，或者不同设备中异位进行。通过步骤三中氢气H2和/或D2气流下的高温烘烤可以增强氧化层103表面化学键的强度，从而尽量避免被后续RTN的破坏，进而提高器件电性能(耐击穿电压BV等)或良率。
[0031]RTN可采用为氮气N2或氨气NH3等常见的气体。
[0032]金属栅极105可采用包括Al、W、Cu和/或其他合适的金属材料。
[0033]也可以调整步骤三和四的先后顺序，如实施例2。
[0034]实施例2
[0035]如图1所示的DRAM中栅极结构，其形成过程如下：
[0036]步骤一，形成栅极沟槽102于半导体衬底101中；
[0037]步骤二，依次形成氧化层103和阻挡层104于所述栅极沟槽102的侧壁和底壁上；
[0038]步骤三，进行快速热氮化处理(RTN)，RTN温度为650～750℃范围内的任意温度；
[0039]步骤四，通入H2和/或D2气流进行烘烤，烘烤的温度可以是600～750℃范围内的任意温度；
[0040]步骤五，填充金属栅极105于所述栅极沟槽中。
[0041]之后在金属栅极105表面形成隔离层，然后制作导电接触结构等常规工序。
[0042]在该实施例中，半导体衬底101同样可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(sili本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供具有栅极沟槽的半导体衬底；在所述栅极沟槽的底壁和侧壁上依次形成氧化层、阻挡层；然后先进行H2和/或D2气流烘烤后进行快速热氮化处理，或者先进行热氮化处理后进行H2和/或D2气流烘烤；之后填充金属栅极。2.根据权利要求1所述的制备方法，其特征在于，所述H2和/或D2气流烘烤的温度为600～750℃。3.根据权利要求1所述的制备方法，其特征在于，所述阻挡层为氮化钛。4.根据权利要求3所述的制备方法，其特征在于，所述快速热氮化处理的温度为650～750℃。5.根据权利要求1所述的制备方法，其特征在于，所述H...

【专利技术属性】
技术研发人员：李相遇，安重镒，金成基，刘金彪，王垚，杨涛，李俊峰，贺晓彬，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：