具有频率和相位定时控制的多相转换器制造技术

一种多相转换器，包括多个开关电路，每一个开关电路通过相位控制器控制并且每一个开关电路向所述转换器的输出节点提供开关输出电压，其中每一个在相位控制器控制下的开关电路顺序向生成转换器输出电压的输出节点提供开关输出电压；以及主控电路，该主控电路包括用于向每一个开关电路提供第一时钟信号并且向第一相位控制器提供第二低频时钟信号的时钟电路，每一个相位控制器具有由第一时钟信号控制的延迟电路，用以提供与下一相位控制器耦合的延迟的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电路，由此提供多个顺序延迟的第二时钟信号，每一个第二时钟信号提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个开关电路提供所述开关输出电压到所述输出节点。

【技术实现步骤摘要】

本专利技术涉及DC-DC的转换器，特别地，涉及在多个耦合开关电源(例 如，多个降压转换器)的公共输出上产生DC输出电压的多相转换器。
技术介绍
多相转换器是公知的。在典型的多相转换器中，例如，多相降压转换器， 多个降压转换器被提供每一个均具有耦合到输出节点的输出电感。在典型的应用中，每一个降压转换器均由控制电路控制，且可以被操作以便每一个降 压转换器开关级的开关控制在与其它相位不同的时刻导通。这样，每一个相 位顺序向负载提供能量，减小波纹且减小输出电容的大小。当构造多相转换器时，必须能够控制组成该多相转换器的每一个输出开 关转换器的频率和相位。在过去，通过应用使用模拟的占空比50%的三角波 的单线总线来实现这种控制。在先前的实施中的不足包括以下几点(1) 每一相位均需要两个外部电阻来规划相位延迟。这些电阻需要资 金、需要PCB面积、增加了 PCB布局的复杂性、是潜在故障的根源、并且 它们的值必须被计算则增加了设计的复杂性。(2) 相位定时的模拟规划的准确性降低，存在非理想斜波线性、组件 容错问题以及噪声。 (3)相位不能被规划到达接近所述三角波的峰值和谷值，由此在一些 系统中导致固有相位定时误差。因此，需要提供一种多相位转换器来解决这些问题。
技术实现思路
因此，本专利技术的目的是提供一种多相转换器，该多相转换器提供用于设 置该多相转换器的操作频率以及多个相位的相位定时控制的简单方法。依据本专利技术，提供的多相转换器包括多个开关电路，每一个多个开关电 路均通过相位控制器控制，并且每一多个开关电路均向所述转换器的输出节 点提供开关输出电压，并且其中每一个在所述相位控制器控制下的开关电路 顺序向生成控制器输出电压的输出节点提供开关输出电压；以及包括时钟电 路的主控电路，该时钟电路用于向每一个所述相位控制器提供第一时钟信号 并且向第一相位提供第二低频时钟信号，每一个相位控制器具有由所述第一 时钟信号控制的延迟电路，用以提供用于与下一所述相位控制器耦合的延迟 的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电 路，由此提供第二时钟信号的多个顺序延迟输出相位，每一个第二时钟信号 提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个 开关电路提供所述开关输出电压到所述输出节点。在优选实施例中，在相位控制器中的延迟电路连接成雏菊链排列以便最 后一个相位控制器提供返回到主控电路的延迟的第二时钟信号。在本专利技术的一种实施中，利用两线总线(加接地)及返回线。本专利技术的其他目的、特点和优点将在以下详细的描述中更加明显。附图说明本专利技术将通过以下参考附图进行更详细的描述 图1示出了应用本专利技术的六相位多相转换器；图2更详细地示出了图1中的多相转换器中的两相； 图3示出了图2的四个相位的波形； 图4示出了图2的波形；图5示出了用于控制降压转换器输出级的一个相位的控制电路的详细框图；图6示出了图5的电路的波形； 图6A示出了逐步提高的负载的过渡过程的响应； 图7示出了主控电路并且尤其是时钟电路；以及 图8示出了在加电相位起始时的主控电路。具体实施方式参考附图，图1和图2示出了实施本专利技术的多相转换器。图2更为详细 地示出了图1中的电路，仅详细地示出了相同的两个相位控制器30 (相位 IC)。每一个相位IC 30控制包括两个晶体管Ql和Q2以及输出电感LN的降 压转换器(开关电路)。晶体管Q1是控制开关并且晶体管Q2是同步开关。 正如本领域的技术人员所熟知的，该同步开关可以由二极管代替，尽管应用 同步开关可以提供更高的效率。图1示出了六项多相转换器的示例，该六相多相转换器应用IR3500控 制集成电路10及多个由控制IC控制的六个IR3505相位IC 30，如所示六相 的情况。每一个相位IC30是相同的并且具有连接到各自降压转换器的输出， 所述降压转换器包括两个开关，作为控制开关的上级开关Q1及作为同步开 关的下级开关Q2。每一个各自相位的开关节点Vsl-6连接到每一个所述相位 的输出电感Ll至L6， Ll至L6连接到公共节点VC且通过现有的任意分布 阻抗耦合到输出节点VOUT+。输出电容COUT耦合于输出两端，用以过滤开关输出电压。在多相转换器中，每一个控制开关Q1均被导通，以便提供输出电流为 输出电感充电而在由时钟脉冲确定的时刻向负载提供电流，所述时钟脉冲可以由控制IC提供。用于每一个相位IC (标记为PHSIN)的时钟脉冲如图3 所示。如图所示，在PHSIN信号(IC1PHSIN、 IC2PHSIN、 IC3 PHSIN、 IC4 PHSIN)之间存在时间延迟，以便各自的相位控制开关Q1在各自的相位的 范围外是导通的。同步开关Q2的导通同样是延迟的，但是以和所述控制开 关互补的方式导通。参考详细示出了图1中的电路的图2，尽管仅示出了两个相位IC30，但 是在CLKOUT提供了来自控制IC 10的时钟电路15的时钟脉冲。如图4所 示，并参考图2，在A中，当时钟脉冲发生时，该时钟脉冲引起斜波信号 PWMRMP，如图2所示的在PWM比较器45的同相输入。该时钟脉冲同样 使控制开关Ql导通。如图4中C所示。PWMRMP如图4中波形B所示。 PWM斜波的基本电平是信号VDAC1，该信号是控制IC10基于由VID信号 VIDO至VID7设置的参考电平来提供的。如图1所示。当PWMRMP等于 控制IC 10中的误差放大器20的输出时，该误差放大器比较来自转换器的输 出电压的反馈FB和参考电压VDAC，如图2所示，所述控制或高端开关Q1 关断并且所述低端或同步开关Q2导通。如图4中波形C和波形D所示。如 图所示，所述控制或高端开关Ql在时钟脉冲发生时导通，并且当所述斜波 电压等于所述误差放大器输出时关断。如图4B所示的误差放大器信号的范 围。如图4B中I所示，当误差放大器输出由于负载逐渐增大而增加时，所 述控制开关Q1当时钟脉冲发生时导通，并且当PWM斜波电压达到误差放 大器输出EAIN时关断。如图4所示，误差放大器输出的增加导致Q1占空 比的增加。因此占空比跟从误差放大器信号，如图4C所示，并且一旦误差 放大器信号由于例如负载减小而减小，占空比将减小。虽然图1和图2示出了独立的控制集成电路10和相位集成电路30，但是所述电路可以利用单个集成电路或分立电路或任意数量的ic，例如，所有相位在一个IC上。如图1和图2所示，控制IC IO在各自的输入CLKIN上向每一个相位 IC提供时钟信号CLKOUT，如图3所示。图2中的点线15表示依据负载需 求可以应用的额外的相位或相位IC，在此情况下信号线16将扩展到额外相 位IC。本专利技术利用来自控制IC 10的两条线路，CLKOUT(A)和PHASE OUT(B)(PHSOUT)以及经由控制IC 30的雏菊链排列的回路PHASEIN(C)力口 接地来设置操作频率和所述相位IC 30的相位定时。如图1、 2和3所示，从时钟信号CLKOUT(A)作为CLKIN被提供给每 一个相位IC 30。此外，低频信号主时钟PHSOUT(B)作为PHSIN被提供给 所述第一相位IC， PHSOUT(B)是设置相位IC的PWM频率的时钟信号。第 一相位IC提供信号PHSOUT(D)， PHSOUT(D)作本文档来自技高网...

【技术保护点】
一种多相转换器，包括：多个开关电路，每一个开关电路均由相位控制器控制，并且每一个开关电路均向所述转换器的输出节点提供开关输出电压，其中每一个在所述相位控制器控制下的开关电路顺序地向生成所述转换器输出电压的所述输出节点提供开关输出电压；以及主控电路，该主控电路包括用于向每一个所述开关电路提供第一时钟信号并且向第一相位控制器提供第二低频时钟信号的时钟电路，每一个相位控制器具有由所述第一时钟信号控制的延迟电路，用以提供与下一个所述相位控制器耦合的延迟的第二时钟信号，并且在最后一个相位控制器的情况下，返回到所述主控电路，由此提供多个顺序延迟的第二时钟信号，每一个第二时钟信号提供给每一个第一相位控制器后的余下的相位控制器以决定何时由每一个开关电路提供所述开关输出电压到所述输出节点。

【技术特征摘要】
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【专利技术属性】
技术研发人员：G许莱因，
申请(专利权)人：国际整流器公司，
类型：发明
国别省市：US[美国]