【技术实现步骤摘要】
具有差分环回测试的内存控制器物理接口
[0001]本公开涉及内存控制器接口，尤其涉及用于片上系统(SoC)应用中的DDR5控制器Phy的电测试电路和方法。
技术介绍
[0002]近年来，数据中心、云计算和人工智能应用的快速增长刺激了对内存带宽和双倍数据速率(DDR)接口速度的需求不断增长。2018年，用于计算机系统的第一代商用双倍数据速率类型六同步图形随机存取存储器(GDDR6)设备将存储设备的速度从8Gb/s提高到10～14Gb/s。在2019年末引入DDR5规范，以更快、更高容量和更强大的DDR5 DRAM设备彻底改变了计算世界。为了支持高达6400MT/s的DDR5 DRAM设备的更高速度，引入了一系列新功能，包括判决反馈均衡器(DFE)和内部VREFCA。
[0003]尽管新的环回测试能力仅对DDR5 DRAM设备是强制性的，但一些DDR5控制器也利用了新协议，并在DDR5控制器Phy中实现了类似的环回功能。然而，现有的DDR5环回功能是有目的地为DRAM设备设计和缩减的，具有最大的简化和友好的实现，但在性能...
【技术保护点】
【技术特征摘要】
1.一种内存控制器，其特征在于，包括：环回测试电路，其包括：第一多路复用器，所述第一多路复用器具有耦合到输入缓冲器的输出的第一输入和耦合到来自所述内存控制器的第一数据输出的第二输入：耦合到所述输入缓冲器的输出的反相器；以及第二多路复用器，所述第二多路复用器具有耦合到所述反相器的输出的第一输入和耦合到来自所述内存控制器的第二数据输出的第二输入。2.根据权利要求1所述的内存控制器，其特征在于，还包括耦合到所述环回测试电路的物理接口，所述物理接口包括：第一驱动器，其被配置为从所述输入缓冲器驱动输出数据信号；以及第二驱动器，其被配置为从所述反相器的输出驱动输出反相数据信号，其中，所述数据信号是接收的数据信号，所述反相数据信号是由所述反相器反相的所述接收的数据信号，所述数据信号和所述反相数据信号形成由所述第一驱动器和所述第二驱动器驱动输出的差分信号。3.根据权利要求2所述的内存控制器，其特征在于，所述物理接口进一步包括：判决反馈均衡器(DFE)，其具有耦合到接收机的输入和耦合到所述输入缓冲器的输入的输出；第一输出缓冲器，其耦合到所述第一多路复用器的输出；第一串行器，其耦合在所述第一输出缓冲器的输出和所述第一驱动器的输入之间；第二输出缓冲器，其耦合到所述第二多路复用器的输出；以及第二串行器，其耦合在所述第二输出缓冲器的输出和所述第二驱动器的输入之间。4.根据权利要求3所述的内存控制器，其特征在于，所述第一输出缓冲器和所述第二输出缓冲器中的每一个是先进先出(FIFO)缓冲器。5.根据权利要求1所述的内存控制器，其特征在于，所述环回测试电路是物理接口的一部分，所述物理接口还包括：第一驱动器，其被配置为从所述输入缓冲器驱动输出数据信号；以及第二驱动器，其被配置为从所述反相器的输出驱动输出反相数据信号，其中，所述数据信号是接收数据信号，所述反相数据信号是由所述反相器反相的接收数据信号，所述数据信号和所述反相数据信号形成由所述第一驱动器和所述第二驱动器驱动输出的差分信号。6.根据权利要求5所述的内存控制器，其特征在于，所述物理接口进一步包括：判决反馈均衡器(DFE)，其具有耦合到接收机的输入和耦合到所述输入缓冲器的输入的输出；第一输出缓冲器，其耦合到所述第一多路复用器的输出；第一串行器，其耦合在所述第一输出缓冲器的输出和所述第一驱动器的输入之间；第二输出缓冲器，其耦合到所述第二多路复用器的输出；以及第二串行器，其耦合在所述第二输出缓冲器的输出和所述第二驱动器的输入之间。7.根据权利要求3所述的内存控制器，其特征在于，所述第一输出缓冲器和所述第二输出缓冲器中的每一个是先进先出(FIFO)缓冲器。8.根据权利要求1所述的内存控制器，其特征在于，所述输入缓冲器是先进先出(FIFO)缓冲器。
9.一种用于内存控制器的物理接口，其特征在于，包括:环回测试电路，其包括：第一多路复用器，所述第一多路复用器具有耦合到输入缓冲器的输出的第一输入和耦合到来自所述内存控制器的第一数据输出的第二输入：耦合到所述输入缓冲器的输出的反相器；以及第二多路复用器，所述第二多路复用...
【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：英韧科技上海有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。