一种环路滤波器及包含环路滤波器的模拟锁相环制造技术

本实用新型专利技术公开了一种环路滤波器及包含环路滤波器的模拟锁相环，环路滤波器包括第一支路、第二支路、单端运放及第三电容C3，第一支路包含串联的第一电容C1与第一电阻R1，第二支路包含第二电容C2，信号输入端与信号输出端之间连接第一支路第一端与第二支路第一端，第一支路另一端与第二支路另一端接地，所述第一电容C1与第一电阻R1的连接处连接单端运放的输入端，所述第三电容C3连接在单端运放的输入端与输出端之间。本实用新型专利技术实现了环路滤波器中小电容的等效放大，大大节省了芯片面积和成本，电路简单，元器件少，且对匹配性没有过高要求，几乎不受生产偏差、温度、电源电压的影响。电源电压的影响。电源电压的影响。

【技术实现步骤摘要】
一种环路滤波器及包含环路滤波器的模拟锁相环


[0001]本技术属于模拟电路
，尤其涉及一种环路滤波器及包含环路滤波器的模拟锁相环。

技术介绍

[0002]锁相环电路(下称PLL)是现代集成电路设计中非常重要的电路模块，广泛应用于芯片时钟产生、频率综合、数据时钟恢复等领域。一个典型的模拟锁相环如图1，主要包括鉴频鉴相器(PFD)，电荷泵(CP)，环路滤波器(LF)，压控振荡器(VCO)，分频器(DIV)组成。其中占PLL大多数面积是环路滤波器，环路滤波器通常包括较大的电容(下图中主要是C1面积，C1约等于10～20*C2)，由于片内集成的电容密度较低，通常占据很大面积，所以减小环路滤波器电容面积，是降低芯片成本的重要手段。
[0003]目前，以较小面积实现环路滤波器片内集成电容的方法主要有以下两种：
[0004]1、使用两个CP(chargepump，电荷泵)，同时执行反向操作(例如同一时间CP1对环路滤波器充电，CP2对其放电)。通过I1，12的比例关系，可以将C1 等效为更大的电容。但这种方法需要多设计一组CP，消耗一定面积，同时为了保证同步操作，CP1/CP2的匹配性至关重要，也给设计和版图提出了很高要求。
[0005]2、通过增加一个buffer实现C1的等效增大(C2忽略未画出)。
[0006]等效关系：Ceff＝C*(1+B)，B＝Rx/Ry；
[0007]这种结构的缺陷在于，实际电路中buffer输入输出总会存在一定的失调电压，当PLL环路锁定后，该失调电压会引起buffer输出对电容充放电，从而加大PLL 输出抖动，时钟频率特性受到严重影响。

技术实现思路

[0008]专利技术目的：为了解决现有技术的模拟锁相环中环路滤波器的电容太大导致面积太大的问题，本技术提供一种环路滤波器及包含环路滤波器的模拟锁相环。
[0009]技术方案：一种环路滤波器，包括第一支路、第二支路、单端运放及第三电容C3，第一支路包含串联的第一电容C1与第一电阻R1，第二支路包含第二电容C2，信号输入端与信号输出端之间连接第一支路第一端与第二支路第一端，第一支路另一端与第二支路另一端接地，所述第一电容C1与第一电阻R1的连接处连接单端运放的输入端，所述第三电容C3连接在单端运放的输入端与输出端之间。
[0010]进一步地，所述单端运放包括NMOS管、第二电阻R2及第三电阻R3，所述第一电容C1与第一电阻R1的连接处连接NMOS管栅极及第三电容C3的第一端，第三电容C3另一端连接NMOS管漏极，NMOS管漏极经第二电阻R2连接电源，NMOS管源极经第三电阻R3连接地。
[0011]进一步地，设第三电容C3在运放输入端的等效电容为Ceff，Ceff与第三电容C3、第二电阻R2及第三电阻R3之间存在如下关系：
[0012]Ceff＝C3*(1+R2/R3)。
[0013]一种模拟锁相环，包含上述的环路滤波器，还包括鉴频鉴相器、电荷泵、压控振荡器及分频器，所述鉴频鉴相器、电荷泵、环路滤波器及压控振荡器依次连接，所述分频器输入端连接压控振荡器的输出端，分频器的输出端连接鉴频鉴相器。
[0014]本技术提出一种环路滤波器及包含环路滤波器的模拟锁相环，相比较现有技术，实现了环路滤波器电容的等效放大，大大节省了芯片面积和成本，电路简单，需要的元器件少，且对匹配性没有过高要求，不存在一般有源差分放大器的失调电压问题，不会对时钟输出抖动造成影响，电容增益放大倍数由电阻比例控制，几乎不受生产偏差、温度、电源电压的影响。
附图说明
[0015]图1为现有技术模拟锁相环的结构示意图；
[0016]图2为现有技术第一种增大电容的方案示意图；
[0017]图3为现有技术第二种增大电容的方案示意图；
[0018]图4为实施例一的环路滤波器的电路原理图；
[0019]图5(a)为实施例一中电容C3等效前的示意图；(b)为实施例一中电容C3等效后的示意图。
具体实施方式
[0020]下面结合附图和具体实施例对本专利技术做进一步解释说明。
[0021]实施例一：
[0022]一种环路滤波器，如图4，包括第一支路、第二支路、单端运放及第三电容 C3，第一支路包含串联的第一电容C1与第一电阻R1，第二支路包含第二电容 C2，信号输入端与信号输出端之间连接第一支路第一端与第二支路第一端，第一支路另一端与第二支路另一端接地，所述第一电容C1与第一电阻R1的连接处连接单端运放的输入端，所述第三电容C3连接在单端运放的输入端与输出端之间。
[0023]本实施例的单端运放包括NMOS管、第二电阻R2及第三电阻R3，所述第一电容C1与第一电阻R1的连接处连接NMOS管栅极及第三电容C3的第一端，第三电容C3另一端连接NMOS管漏极，NMOS管漏极经第二电阻R2连接电源， NMOS管源极经第三电阻R3连接地。
[0024]设第三电容C3在运放输入端的等效电容为Ceff，Ceff与第三电容C3、第二电阻R2及第三电阻R3之间存在的关系如下：
[0025]考虑电容C3两端分别接在运放输入、输出端的情况，如上图5(a)。假定它在输入端的等效电容为Ceff，如上图5(b)。
[0026]对于图5(a)，在放大器输入端加入电压Vi，则输出端电压为
‑
A*Vi(A为放大器增益，负号表示反向放大)。那么在输入端电流为：
[0027]10＝[Vi
‑
(
‑
A*Vi)]/[1/(s*Cc)]＝s*(1+A)*Cc*Vi
[0028]对于图5(b)，输入端电流为：
[0029]10＝Vi/[1/(s*Ceff)]＝s*Ceff*Vi
[0030]由以上两式，可得C3在输入端的等效电容为Ceff＝(1+A)*C3。
[0031]对于图4的放大器结构，存在A＝R2/(1/gm+R3)，通过合理设计使得当 R3＞＞1/gm
时，A≈R2/R3，gm是MOS管跨导。
[0032]综合以上可得，第三电容C3在运放输入端的等效电容为Ceff＝ (1+R2/R3)*C3。
[0033]该环路滤波器可应用于模拟锁相环中。模拟锁相环包含上述的环路滤波器，还包括鉴频鉴相器、电荷泵、压控振荡器及分频器，所述鉴频鉴相器、电荷泵、环路滤波器及压控振荡器依次连接，所述分频器输入端连接压控振荡器的输出端，分频器的输出端连接鉴频鉴相器。由于模拟锁相环中的C1需要较大的电容，本实施例通过C1后续的运放及第三电容C3可以实现电容放大的效果，且等效电容增大R2/R3倍，电路简单，稳定性好。
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【技术保护点】

【技术特征摘要】
1.一种环路滤波器，其特征在于，包括第一支路、第二支路、单端运放及第三电容C3，第一支路包含串联的第一电容C1与第一电阻R1，第二支路包含第二电容C2，信号输入端与信号输出端之间连接第一支路第一端与第二支路第一端，第一支路另一端与第二支路另一端接地，所述第一电容C1与第一电阻R1的连接处连接单端运放的输入端，所述第三电容C3连接在单端运放的输入端与输出端之间。2.根据权利要求1所述的环路滤波器，其特征在于，所述单端运放包括NMOS管、第二电阻R2及第三电阻R3，所述第一电容C1与第一电阻R1的连接处连接NMOS管栅极及第三电容C3的第一端，第三电容C3另一端连接NM...

【专利技术属性】
技术研发人员：欧阳翔，
申请(专利权)人：南京沁恒微电子股份有限公司，
类型：新型
国别省市：