一种高速多比特相位插值器及其相位移动方法技术

本发明专利技术公开了一种高速多比特相位插值器及其相位移动方法，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块包括可控尾电流源和尾电流控制单元；尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，权重控制单元包括依次连接的转码器、第一延时链组及反相器，第一延时链组包括多个延时链，多个延时链的延时存在差异，延时链的个数与可控尾电流源中晶体管组中的晶体管个数相同，用于分别延时控制决定尾电流大小的晶体管组中各晶体管的开关。本发明专利技术能够在相位移动的过程中保证相位的连续性变化，最大程度避免漏沿或多沿的产生，保证链路信号的完整性。整性。整性。

【技术实现步骤摘要】
一种高速多比特相位插值器及其相位移动方法


[0001]本专利技术涉及相位插值器
，尤其涉及一种高速多比特相位插值器及其相位移动方法。

技术介绍

[0002]高速串行数据收发器在高速双向数据传输系统中，如USB3.0、千兆以太网、光纤传输网络和无线基站等中有着广泛的应用前景，具体表现在为电路板之间、电路板和处理器之间、板上的处理器和外设之间以及芯片和背板之间的通信提供高速接口，当下的电信和互联网业务的迅猛发展进一步加大了对高速高性能收发芯片的需求。
[0003]由于收发器的接收端接收到的数据不同步且含有噪声、干扰，部分高性能的串行通信系统中为了降低电磁干扰，还使用了扩频时钟对数据进行调制。为了保证链路数据处理的同步性要求，时钟等时序信息必须从数据中提取处理出来。从而必须对接收到的数据进行重定时以消除数据经过信道以及传输过程中积累的抖动。这一时钟提取的数据重定时的过程就称为“数据时钟恢复”。
[0004]为了实现同步操作，比如对随机数据进行解复用和重定时，接收器必须产生相位可移动的时钟。时钟恢复电路通过对数据进行检测产生周期性的时钟必须满足三个重要条件：1. 时钟的频率必须与数据速率一致、或者与解复用后的数据速率一致；2时钟必须与数据有确定的相位关系，从而保证对数据的采样在最佳采样点附近进行。确切的说，时钟沿与每个数据脉冲的中心对齐，这样采样的位置距离相邻的前一个和后一个数据跳变沿都最远，于是相对于抖动和其他的时序不确定性而言就提供了最大的裕度；3. 因为时钟的抖动是数据抖动的主要“贡献者”，因此时钟的抖动必须足够小。
[0005]随着数据传输速度的不断提高，时钟与数据并行传输的模式由于时钟通道和数据通道的偏斜已不能被接收，而在接收端从高速串行数据中恢复出时钟和数据成为有效的方法，并节约了传输通道。
[0006]相位插值器算法是高速的时钟数据恢复算法中常用的一种算法，在两个或多个时钟进行相位插值，通过数字控制改变权重电流来调节相位变化。传统的控制电路在需要大步进的相位调节，即控制值变化幅度较大时，会出现不连续的跳变，从而会带来大的时钟抖动和数据抖动。
[0007]传统的相位插值器通过调节I路和Q路的放大器的尾电流权重，实现时钟信号的矢量合成，实现全平面360范围内的相位移动。其实现方法本质上是从时钟的一种相位状态切换到时钟的另一种相位状态，由于各种相位状态是离散的，因此为了保证相位移动的连续性，传统的相位插值器的做法是将I路和Q路分成若干等分，用温度计码的方式依次递增或者递减，每次相位切换时改变一位I路和Q路的电流权重，以此实现相位的连续性变化。但是在一些特定的情况下，如时钟抖动较大，或者系统引入扩频时钟时，系统为了快速的跟踪一些偏离较大的相位需要对相位插值器进行大步进移相，此时，温度计码尾电流源需切换多位电流权重来使时钟移动到需要的相位，其本质是相位在两个间隔较远的离散态之间切
换，这有可能影响相位移动的连续性，对应时域上的现象是出现漏沿或者多沿，如图1和图2所示为漏沿现象。

技术实现思路

[0008]专利技术目的：为了解决现有技术的相位插值器在相位移动时易存在漏沿或多沿的问题，本专利技术提供一种高速多比特相位插值器及其相位移动方法。
[0009]技术方案：一种高速多比特相位插值器，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，所述矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块用于输出可控尾电流；所述尾电流产生模块包括可控尾电流源及尾电流控制单元，尾电流控制单元的输出端连接可控尾电流源，可控尾电流源的输出端连接差分放大器组；可控尾电流源包括晶体管N0、N1、N3及晶体管组N2，晶体管N0连接偏置电流源，晶体管N1、N3及晶体管组N2与晶体管N0连接，还包括晶体管N4、N5、N10、N11和晶体管组N6、N7、N8、N9；晶体管组N2、N6、N7、N8、N9均包括多个并联的晶体管，且各晶体管组中的晶体管数量相同；晶体管N4、N5连接晶体管N1，用于象限选择；晶体管N10、N11连接晶体管N3，用于象限选择；晶体管组N6、N7、N8、N9连接晶体管组N2，用于象限选择及调节尾电流大小；所述尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，象限选择单元、权重控制单元的输入端输入控制字，象限选择单元、权重控制单元的输出端均连接逻辑与单元的输入端，逻辑与单元的输出端连接可控尾电流源中晶体管组N6、N7、N8、N9的栅极；所述权重控制单元包括依次连接的转码器、第一延时链组及反相器，所述第一延时链组包括多个延时链，多个延时链的延时存在差异，所述延时链的个数与晶体管组N2中的晶体管个数相同，用于分别延时控制晶体管组N6、N7、N8、N9中各晶体管的开关。
[0010]进一步地，所述第一延时链组中的多个延时链的延时存在梯度变化。
[0011]进一步地，所述延时链包括偶数个反相器，偶数个反相器串联。
[0012]进一步地，多个延时链包括第一延时链、第二延时链、
……
、第M延时链，第一延时链、第二延时链、
……
、第M延时链分别包含两个反相器、四个反相器、
……
、2M个反相器。
[0013]进一步地，所述象限选择单元包括第二延时链，所述第二延时链用于使象限选择单元与权重控制单元同步。
[0014]进一步地，所述第二延时链包含多个反相器及第一延时链组，多个反相器串联并与第一延时链组连接，第二延时链中的第一延时链组与权重控制单元中的第一延时链组结构相同。
[0015]进一步地，差分放大器组有四个，尾电流包括第一尾电流、第二尾电流、第三尾电流、第四尾电流；晶体管N4的输出端与晶体管组N6的输出端相连，输出第一尾电流；晶体管N5的输出端与晶体管组N7的输出端相连，输出第二尾电流；晶体管N10的输出端与晶体管组N8的输出端相连，输出第三尾电流；晶体管N11与晶体管组N9的输出端相连，输出第四尾电流，第一尾电流、第二尾电流、第三尾电流、第四尾电流分别连接四个差分放大器组。
[0016]一种使用上述高速多比特相位插值器的相位移动方法，通过改变矢量合成器中可控尾电流源的尾电流大小来实现，其特征在于，包括以下步骤：当需要相位移动时，依次控
制晶体管组N6、N7、N8、N9中的多个晶体管的开关，晶体管组N6、N7、N8、N9中的各晶体管的控制存在延时，且不同晶体管的延时存在差异。
[0017]进一步地，晶体管组N6、N7、N8、N9中的各晶体管的控制延时存在梯度变化。
[0018]相比较现有技术，本专利技术提供的一种高速多比特相位插值器及其相位移动方法，在相位移动过程中，可以在小步进移相时（IQ路温度计码尾电流源每次变化一位）保证相位的连续性，也可以在大步进移相时（IQ路温度计码尾电流源每次变化多位），通过延时链依次开启或关闭控制尾电流源大小的晶体管，而不是同时开启所有需要开启的晶体管，同时关闭所有需要关闭的晶体管，实现了相位的渐进过度，保证相位的连续性变化，最大程度避免漏本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速多比特相位插值器，其特征在于，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，所述矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块用于输出可控尾电流；所述尾电流产生模块包括可控尾电流源及尾电流控制单元，尾电流控制单元的输出端连接可控尾电流源，可控尾电流源的输出端连接差分放大器组；可控尾电流源包括晶体管N0、N1、N3及晶体管组N2，晶体管N0连接偏置电流源，晶体管N1、N3及晶体管组N2与晶体管N0连接，还包括晶体管N4、N5、N10、N11和晶体管组N6、N7、N8、N9；晶体管组N2、N6、N7、N8、N9均包括多个并联的晶体管，且各晶体管组中的晶体管数量相同；晶体管N4、N5连接晶体管N1，用于象限选择；晶体管N10、N11连接晶体管N3，用于象限选择；晶体管组N6、N7、N8、N9连接晶体管组N2，用于象限选择及调节尾电流大小；所述尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，象限选择单元、权重控制单元的输入端输入控制字，象限选择单元、权重控制单元的输出端均连接逻辑与单元的输入端，逻辑与单元的输出端连接可控尾电流源中晶体管组N6、N7、N8、N9的栅极；所述权重控制单元包括依次连接的转码器、第一延时链组及反相器，所述第一延时链组包括多个延时链，多个延时链的延时存在差异，所述延时链的个数与晶体管组N2中的晶体管个数相同，用于分别延时控制晶体管组N6、N7、N8、N9中各晶体管的开关。2.根据权利要求1所述的高速多比特相位插值器，其特征在于，所述第一延时链组中的多个延时链的延时存在梯度变化。3.根据权利要求1或2所述的高速多比特相位插值器，其特征在于，所述延时链包括偶数个反相器，偶数个反相器串联。4.根据权利要求3所述的高速多比特相位插值器，其特征在于...

【专利技术属性】
技术研发人员：杨仲盼，欧阳翔，
申请(专利权)人：南京沁恒微电子股份有限公司，
类型：发明
国别省市：