外延结构及半导体器件制造技术

本发明专利技术提供了一种外延结构及半导体器件，外延结构包括：钝化层；势垒层，势垒层位于所述钝化层的一侧；其中，所述势垒层的表面包括至少一个势垒层凹槽，至少一个势垒层凹槽位于结构设定区域，且所述至少一个势垒层凹槽的开口朝向钝化层。势垒层表面的势垒层凹槽可以引入更多的电场集中区域，进而削弱在栅极靠近漏极的边缘处因电场集中效应产生的峰值电场的强度，减少栅极边缘因该峰值电场的作用变为会被陷阱俘获的热电子的数量，进而缩短了在半导体器件开关时陷阱的充放电时间，即缩短了半导体器件开启和关断的时间，提高器件的响应速度。提高器件的响应速度。提高器件的响应速度。

【技术实现步骤摘要】
外延结构及半导体器件


[0001]本专利技术涉及晶体管
，尤其是涉及一种外延结构及半导体器件。

技术介绍

[0002]氮化镓半导体材料具有禁带宽度大、电子饱和漂移速率高、击穿场强高、耐高温等显著优点，具有广阔的应用前景，已成为目前半导体行业研究的热点。
[0003]氮化镓高电子迁移率晶体管(HEMT)是利用AlGaN/GaN异质结处的二维电子气形成的一种半导体器件，可以应用于高频、高压和大功率的领域。氮化镓高电子迁移率晶体管包括外延层和设置于外延层上的钝化层、栅极、源极和漏极。
[0004]当对漏极施加电压时，栅极靠近漏极的边缘位置会形成电场强度较大的电场，该电场会使得栅极靠近漏极的边缘位置对应的二维电子气沟道中的电子获得更多能量变为热电子，该热电子能够被半导体器件中的深陷阱能级俘获，导致晶体管开启和关断时需要更多的时间俘获或释放热电子，造成晶体管的开启和关断的时间延长。

技术实现思路

[0005]本专利技术提供了一种外延结构及半导体器件，以缩短半导体器件开启和关断的时间，提高半导体器件的响应速度。
[0006]根据本专利技术的一方面，提供了一种外延结构，包括：
[0007]钝化层；
[0008]势垒层，所述势垒层位于所述钝化层的一侧；
[0009]其中，所述势垒层的表面包括至少一个势垒层凹槽，所述至少一个势垒层凹槽位于结构设定区域，且所述至少一个势垒层凹槽的开口朝向所述钝化层。
[0010]可选的，所述势垒层凹槽的深度小于所述势垒层的厚度。
[0011]可选的，所述钝化层远离所述势垒层的一侧设置有电极层，所述电极层包括栅极、源极和漏极，所述结构设定区域位于所述栅极和所述漏极之间。
[0012]可选的，所述势垒层位于所述源极和所述漏极之间，所述栅极嵌入所述钝化层中，且所述栅极远离所述势垒层的表面与所述钝化层远离所述势垒层的表面齐平。
[0013]可选的，所述外延结构包括至少两个所述势垒层凹槽，所述势垒层凹槽沿由所述栅极指向所述漏极的方向排列。
[0014]可选的，靠近所述栅极的所述势垒层凹槽的深度大于靠近所述漏极的所述势垒层凹槽的深度。
[0015]可选的，靠近所述栅极的所述势垒层凹槽的密度大于靠近所述漏极的所述势垒层凹槽的密度。
[0016]可选的，所述外延结构在所述势垒层远离所述钝化层的一侧，还包括成核层、缓冲层和沟道层中的至少一种。
[0017]可选的，所述势垒层凹槽的填充材料与所述钝化层的材料相同。
[0018]根据本专利技术的另一方面，提供了一种半导体器件，包括上述任一项所述的外延结构。
[0019]本专利技术实施例提供了一种外延结构及半导体器件，外延结构包括：钝化层；势垒层，势垒层位于钝化层的一侧；其中，势垒层包括至少一个势垒层凹槽，至少一个势垒层凹槽位于结构设定区域，且至少一个势垒层凹槽的开口朝向钝化层。势垒层设置的至少一个势垒层凹槽可以引入更多的电场集中区域，进而削弱在栅极靠近漏极的边缘处因电场集中效应产生的峰值电场的强度，减少栅极边缘因该峰值电场的作用变为会被陷阱俘获的热电子的数量，进而缩短了在半导体器件开关时陷阱的充放电时间，即缩短了半导体器件开启和关断的时间，提高器件的响应速度。
[0020]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0021]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1是本专利技术实施例提供的一种外延结构的结构示意图；
[0023]图2是本专利技术实施例提供的另一种外延结构的结构示意图；
[0024]图3是本专利技术实施例提供的另一种外延结构的结构示意图；
[0025]图4是本专利技术实施例提供的一种半导体器件导通时沟道层表面电场的分布图；
[0026]图5是本专利技术实施例提供的一种半导体器件导通时沟道层的温度分布图；
[0027]图6是本专利技术实施例提供的一种开启时间为0秒时，不同势垒层凹槽数量的半导体器件的缓冲层俘获热电子的分布图；
[0028]图7是本专利技术实施例提供的一种开启时间为0.11us秒时，不同势垒层凹槽数量的半导体器件的缓冲层俘获热电子的分布图；
[0029]图8是本专利技术实施例提供的一种开启时间为0.21us秒时，不同势垒层凹槽数量的半导体器件的缓冲层俘获热电子的分布图；
[0030]图9是本专利技术实施例提供的一种不同势垒层凹槽数量的半导体器件上升时间和下降时间的曲线图；
[0031]图10是本专利技术实施例提供的一种不同势垒层凹槽数量的器件上升时间和下降时间的柱状图；
[0032]图11是本专利技术实施例提供的一种半导体器件开关特性测量的双脉冲电路图的结构示意图。
具体实施方式
[0033]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人
员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。
[0034]需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0035]图1是本专利技术实施例提供的一种外延结构的结构示意图，参考图1，外延结构包括：
[0036]钝化层10；
[0037]势垒层11，势垒层11位于钝化层10的一侧；
[0038]其中，势垒层11的表面包括至少一个势垒层凹槽111，至少一个势垒层凹槽111位于结构设定区域112，且至少一个势垒层凹槽111的开口朝向钝化层10。
[0039]可选的，外延结构还包括衬底12和电极层13，衬底12位于势垒层11远离钝化层10的一侧，电极层13位于钝化层10远离势垒层11的一侧。至少一个势垒层凹槽111的开口朝向钝化层10即势垒层凹槽111设置于势垒层11靠近钝化层10一侧的表面上。
[0040]示例性的，衬底12可以包括碳化硅(SiC)，钝化层10可以包括氮化硅(SiN)，势垒层1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种外延结构，其特征在于，包括：钝化层；势垒层，所述势垒层位于所述钝化层的一侧；其中，所述势垒层的表面包括至少一个势垒层凹槽，所述至少一个势垒层凹槽位于结构设定区域，且所述至少一个势垒层凹槽的开口朝向所述钝化层。2.根据权利要求1所述的外延结构，其特征在于，所述势垒层凹槽的深度小于所述势垒层的厚度。3.根据权利要求1所述的外延结构，其特征在于，所述钝化层远离所述势垒层的一侧设置有电极层，所述电极层包括栅极、源极和漏极，所述结构设定区域位于所述栅极和所述漏极之间。4.根据权利要求3所述的外延结构，其特征在于，所述势垒层位于所述源极和所述漏极之间，所述栅极嵌入所述钝化层中，且所述栅极远离所述势垒层的表面与所述钝化层远离所述势垒层的表面齐平。5.根据权利要求3所述的外延结...

【专利技术属性】
技术研发人员：许洁，张杰，
申请(专利权)人：上海陆芯电子科技有限公司，
类型：发明
国别省市：