芯片的时钟设计方法、芯片、装置及相关设备制造方法及图纸

本申请实施例提供一种芯片的时钟设计方法、芯片、装置及相关设备，其中方法包括：设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。本申请实施例能够减少芯片中异步时钟的数量，降低异步时钟对于芯片的性能、功耗和面积带来的负面影响。进一步的，本申请实施例还可保障信号的时序约束正确性，以及实现跨时钟信号处理的优化。信号处理的优化。信号处理的优化。

【技术实现步骤摘要】
芯片的时钟设计方法、芯片、装置及相关设备


[0001]本申请实施例涉及处理器
，具体涉及一种芯片的时钟设计方法、芯片、装置及相关设备。

技术介绍

[0002]随着集成电路的发展和工艺的提升，芯片的集成度在不断地提升，大规模芯片设计已成为主流。大规模芯片上需要集成多个功能模块并实现功能模块之间的通信，而时钟信号(简称时钟)作为功能模块工作的基础，如何在芯片设计时为芯片中的功能模块设计时钟，成为了本领域技术人员亟需解决的技术问题。

技术实现思路

[0003]有鉴于此，本申请实施例提供一种芯片的时钟设计方法、芯片、装置及相关设备，以减少芯片中异步时钟的数量，降低异步时钟对于芯片的性能、功耗和面积带来的负面影响，并为保障异步信号的时序约束正确性提供基础。
[0004]为实现上述目的，本申请实施例提供如下技术方案。
[0005]第一方面，本申请实施例提供一种芯片的时钟设计方法，包括：
[0006]设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片的时钟设计方法，其特征在于，包括：设计为芯片的多个功能模块提供时钟的第一时钟生成逻辑，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及设计所述多个功能时钟与所述多个功能模块的对应关系，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。2.根据权利要求1所述的方法，其特征在于，所述多个功能模块包括：第一功能模块和第二功能模块；其中，所述第一功能模块使用与自身性能要求相应频率的时钟，所述第二功能模块使用特定频率的时钟。3.根据权利要求2所述的方法，其特征在于，所述第一时钟生成逻辑被配置为根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟包括：根据所述第一功能模块和所述第二功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；所述设计多个功能时钟与所述多个功能模块的对应关系包括：设计适应第一功能模块的时钟频率的功能时钟，与第一功能模块的对应关系；以及，设计适应所述特定频率的功能时钟，与所述第二功能模块的对应关系。4.根据权利要求2所述的方法，其特征在于，所述第二功能模块基于硬性要求使用特定频率的时钟，或者，所述第二功能模块无时钟要求；所述第二功能模块无时钟要求时，基于芯片整体的性能要求和工艺情况，使用固定的特定频率的时钟。5.根据权利要求4所述的方法，其特征在于，还包括：设计第二时钟生成逻辑，所述第二时钟生成逻辑用于为第三功能模块生成时钟，该时钟与第一时钟生成逻辑生成的时钟为异步时钟的关系；所述第三功能模块基于硬性要求使用特定频率的时钟，且所述第三功能模块的时钟使用的特定频率不同于，所述第二功能模块的时钟使用的特定频率。6.根据权利要求1所述的方法，其特征在于，还包括：设计第一时钟生成逻辑生成基准时钟，所述基准时钟与所述多个功能时钟同相。7.根据权利要求6所述的方法，其特征在于，所述设计为所述多个功能模块提供时钟的第一时钟生成逻辑包括：设计频率放大电路，所述频率放大电路被配置为对参考时钟进行频率放大处理，以得到高频时钟；设计与频率放大电路相连的多个分频电路，所述多个分频电路被配置为分别根据各自的分频配置对高频时钟进行分频处理，以得到所述基准时钟和所述多个功能时钟；其中，所述多个功能模块中使用相同时钟频率的功能模块对应一个分频电路，且一个分频电路基于自身的分频配置输出一个时钟并提供给对应的功能模块。8.根据权利要求7所述的方法，其特征在于，所述多个功能时钟的频率的公约数为所述基准时钟的频率，所述基准时钟的频率与参考时钟的频率相同，并且高频时钟的频率为参考时钟的频率的预设倍数；所述功能时钟的频率为倍数关系或者为非倍数关系。9.根据权利要求1
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8任一项所述的方法，其特征在于，还包括：设计信号在功能时钟和基准时钟之间传输时，按照功能时钟的频率进行时序约束；设计信号在频率不存在倍数关系的两个功能时钟之间传输时，按照两个功能时钟的时钟周期最大公约数进行时序约束；
设计信号在频率存在倍数关系的两个功能时钟之间传输时，基于频率快的功能时钟的时钟周期、以及两个功能时钟之间的偏差和抖动进行时序约束。10.根据权利要求1
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8任一项所述的方法，其特征在于，还包括：如果两个时钟为不同的时钟生成逻辑产生的异步时钟，或者，由同一时钟生成逻辑产生的异步时钟，则设计跨该两个时钟的信号，按照异步时序处理方式进行信号同步处理；如果两个时钟为同一时钟生成逻辑产生的同步时钟，且该两个时钟的频率为倍数关系，则设计跨该两个时钟的信号，按照同步信号进行处理；如果两个时钟为同一时钟生成逻辑产生的同步时钟，且该两个时钟的频率为非倍数关系，则通过固定FIFO缓存的读指针和写指针的相对位置关系，设计跨该两个时钟的信号进行异步时序处理。11.一种芯片，其特征在于，包括：多个功能模块，以及第一时钟生成逻辑；所述第一时钟生成逻辑，用于根据所述多个功能模块使用的时钟频率，生成同相不同频率的多个功能时钟；以及将功能时钟提供给对应的功能模块，其中，一个功能时钟对应使用该功能时钟的频率的至少一个功能模块。12.根据权利要求11所述的芯片，其特征在于，所述多个功能模块包括第一功能模块和第二功能模块；其中，所述第一功能模块使用与自身性能要求相应频率的时钟，所述第二功能模块使用特定频率的时钟。13.根据权利要求12所述的芯片，其特征在于，所述第一时...

【专利技术属性】
技术研发人员：徐祥俊，王明波，王科，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：