一种应用于FPGA单比特信号自动识别时钟域转换的方法技术

本发明专利技术公开了一种应用于FPGA单比特信号自动识别时钟域转换的方法；包括：步骤一：触发一个一直为高的电平信号；步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；步骤四：判断出原时钟是快时钟还是慢时钟；步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。本发明专利技术让计数器s_cnt和计数器d_cnt计数到设定值时停止，通过判断到设定值得时间判断出快时钟和慢时钟，这些过程都可以自动实现。可以自动识别原时钟与目的时钟快慢，方便单比特信号CDC设计，减少设计难度。减少设计难度。减少设计难度。

【技术实现步骤摘要】
一种应用于FPGA单比特信号自动识别时钟域转换的方法


[0001]本专利技术涉及自动识别时钟域转换的
，尤其涉及一种应用于FPGA单比特信号自动识别时钟域转换的方法。

技术介绍

[0002]在FPGA(Field Programmable Gate Array，现场可编程门阵列)及IC(Integrated Circuit，集成电路)功能设计时信号时钟域转换是经常要遇到的问题，处理不好CDC(Clock Domain Conversion，时钟域转换)问题将会使时钟不能采到正确的数据，导致整个系统不能正常工作。
[0003]单比特信号跨时钟问题是目前CDC问题常见的一种。在处理单比特信号CDC问题时，现有技术将单比特信号原时钟及目的时钟分为两类处理，一种是原时钟快目的时钟慢，另一种是原时钟慢目的时钟快。这样在设计单比特信号跨时钟转换问题需要考虑原时钟和目的时钟快慢的问题。现有方案中，在比较大的工程设计时，往往需要很多人合作去完成，这样会出现设计人员处理单比特信号时钟域转换时不清楚原时钟和目的时钟谁快谁慢的问题。
专利技术内本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，包括：步骤一：触发一个一直为高的电平信号；步骤二：原时钟域下的计数器s_cnt与目的时钟域下的计数器d_cnt开始计数；步骤三：所述计数器s_cnt和计数器d_cnt计数到设定值时停止；步骤四：判断出原时钟是快时钟还是慢时钟；步骤五：根据所述步骤四的判断自动选择单比特信号时钟域转换分支。2.如权利要求1所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，当原时钟域或目的时钟接收到设定数据时，触发一个一直为高的电平信号。3.如权利要求2所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，当原时钟域接收到第一个有效数据时，原时钟域下触发一个一直为高的电平信号。4.如权利要求1所述一种应用于FPGA单比特信号自动识别时钟域转换的方法，其特征是，所述步骤三中根据所述计数器s_cnt和计数器d...

【专利技术属性】
技术研发人员：王瑞，刘奇浩，孟凡兴，刘洋，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：