基于动态配置接口的时钟配置器、FPGA系统技术方案

本申请提供的一种基于动态配置接口的时钟配置器、FPGA系统，所述时钟配置器包括：一或多个协议接口，以获取主机表示读写请求的地址信息；路径管理器，用于将路径分配至对应的状态管理器；状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置。于本申请基于动态接口的时钟配置器，可以实时调整PLL的各项参数，有效节省因调整时钟频率或时钟各项参数所要消耗的bit流文件编译时间，是一种更高效的FPGA时钟管理方案。更高效的FPGA时钟管理方案。更高效的FPGA时钟管理方案。

【技术实现步骤摘要】
基于动态配置接口的时钟配置器、FPGA系统


[0001]本专利技术涉及时钟动态配置
，特别是涉及一种基于动态配置接口的时钟配置器、FPGA系统。

技术介绍

[0002]目前FPGA正广泛应用于更行各业，FPGA的资源对某些产品来说十分重要，时钟资源是最重要的一个部分。大部分FPGA内的PLL都留有一个动态配置端口，用于在需要的时候改变PLL的各项配置。
[0003]但大规模FPGA系统生成bit流文件的消耗时间会非常久。因为，正常在生成bit流文件时无法修改时钟频率或时钟各项参数，因此，当需要调整时钟频率时，bit流文件会重新上传，从而导致消耗更多的时间。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本申请的目的在于提供一种基于动态配置接口的时钟配置器、FPGA系统，以有效节省因调整时钟频率或时钟各项参数所要消耗的bit流文件编译时间。
[0005]为实现上述目的及其他相关目的，本申请提供一种基于动态配置接口的时钟配置器，用于从设备，所述时钟配置器包括：一或多个协议接口，用于与主机交互，以获取主机本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于动态配置接口的时钟配置器，其特征在于，用于从设备，所述时钟配置器包括：一或多个协议接口，用于与主机交互，以获取主机表示读写请求的地址信息；路径管理器，用于识别所述地址信息中的寄存器地址，并针对合法的寄存器地址将路径分配至对应的状态管理器；状态管理器，包括：对应PLL的配置寄存器、状态寄存器、及对应DRP控制逻辑的DRP开关；所述状态管理器用于实时检测PLL状态及DRP控制逻辑状态并存到所述状态寄存器中；所述配置寄存器用于接收写请求并进行解析，以更新所述配置寄存器与状态寄存器，并根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置。2.根据权利要求1所述的基于动态配置接口的时钟配置器，其特征在于，所述根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配置，包括：依据所述状态寄存器判断PLL的状态是否为可配置状态；若为不可配置状态，则等待直至为可配置状态；若为可配置状态，则打开DRP开关触发DRP控制逻辑以解析写请求内容，并将所述配置寄存器的时序转为PLL的动态配置端口时序，以完成对所述配置寄存器的配置。3.根据权利要求1所述的基于动态配置接口的时钟配置器，其特征在于，所述配置寄存器还用于接收读请求并进行解析，以读取对应路径的所述状态管理器的状态寄存器中包含的当前PLL状态及DRP控制逻辑状态。4.根据权利要求3所述的基于动态配置接口的时钟配置器，其特征在于，所述根据DRP控制逻辑判断PLL的状态以供对所述配置寄存器的配...

【专利技术属性】
技术研发人员：阴智昊，卢笙，范凯，
申请(专利权)人：芯启源上海半导体科技有限公司，
类型：发明
国别省市：