一种基于天脉操作系统的信号处理存储系统技术方案

本实用新型专利技术提出一种基于天脉操作系统的信号处理存储系统，采用FPGA技术与RSIO技术结合，通过在PowerPC处理单元外设多个接口，连接PCIe单元和SRIO交换单元，实现高速信号的传输和与外部设备的交互，通过在存储控制管理单元的FPGA外设多个用于高速、低速信号采集、传输的接口，实现高速、低速数据同时存储，并通过LRMD连接器将各个单元连接起来，实现同时对高速、低速信号的采集、处理、传输、存储。存储。存储。

【技术实现步骤摘要】
一种基于天脉操作系统的信号处理存储系统


[0001]本技术涉及数字通信领域，具体涉及一种基于天脉操作系统的信号处理存储系统。

技术介绍

[0002]近年来，随着科学技术尤其是电子信息技术的飞速发展，人类对信号处理存储的需求也不断增加，信号处理存储系统已经被广泛的应用于军用机载电子系统，负责多路高速接口和低速接口信号数据处理、存储、控制等功能。高速信号处理存储技术的研究是整个处理存储系统的难点和重点。因此信号处理存储中的速度、实时性、可靠性以及存储特性都是这些领域所要研究和关注的问题。
[0003]目前基于进口操作系统软件的和硬件的信号处理存储系统，高速接口数量有限。现有处理存储系统对外接口有限，不能满足多路高速、低速接口同时存储。所以亟需一种多接口的信号处理存储系统，来满足高速、低速信号的处理和存储。

技术实现思路

[0004]为解决现有技术中，信号处理存储系统对外接口有限，不能满足多路高速、低速接口同时存储的问题，本技术提出一种基于天脉操作系统的信号处理存储系统，采用FPGA技术与RSIO技术结合，通过在PowerPC处理单元外设多个接口连接PCIe单元和SRIO交换单元，实现对外设备的交互，通过在存储控制管理单元外设多个接口，实现对高速数据的存储，并通过设置LRMD连接器将各个单元连接起来，实现信号的采集、处理与存储。。
[0005]本实现上述目的，本技术具体内容如下：
[0006]本技术提出一种基于天脉操作系统的信号处理存储系统，包括PowerPC处理单元、存储控制管理单元、CPLD单元、PCIE单元、SRIO交换单元、LRMD连接器；
[0007]所述PowerPC处理单元通过PCIE1x线与PCIE单元连接，通过1xRIO接口、IIC接口与SRIO交换单元连接，通过LBE接口与CPLD单元连接；
[0008]所述存储控制管理单元通过4xRIO接口、PCIE线与SRIO交换单元连接，所述存储控制管理单元通过用于传输高速信号的GTH接口，用于传输低速信号的LVDS接口、RS485接口、RS232接口，用于采集低速信号的B码接口与LRMD连接器连接。
[0009]为了更好地实现本技术，进一步地，所述PowerPC处理单元通过LBC接口外接有FLASH存储单元，通过DDR控制器接口外接有DDR存储单元；
[0010]所述存储控制管理单元通过HPIO接口外接有DDR存储单元，通过PCIE接口外接有SSD存储单元，通过LBC接口外接有用于存储控制管理单元代码加载的FLASH存储单元。
[0011]为了更好地实现本技术，进一步地，所述存储控制管理单元、PowerPC处理单元均连接有PHY控制单元；
[0012]所述PHY控制单元通过变压器与LRMD连接器上的1000BASE
‑
T接口连接；
[0013]所述存储控制管理单元还设置有用于数据下载的USB3.0接口。
[0014]为了更好地实现本技术，进一步地，所述PCIE单元包括PCIe桥、FC子卡、1394子卡、光模块；
[0015]所述PowerPC处理单元通过PCIe1x接口与PCIe桥连接；所述PCIe桥通过两个PCIe1x接口分别与FC子卡、1394子卡连接；
[0016]所述1394子卡通过1394信号端口与LRMD连接器连接；
[0017]所述光模块通过两个RIO接口分别与FC子卡和SRIO交换单元连接，通过FC接口、RIO接口与LRMD连接器连接。
[0018]为了更好地实现本技术，进一步地，所述存储控制管理单元还设置有通用总线控制单元；
[0019]所述通用总线控制单元通过FIFO接口与存储控制管理单元连接，通过CAN接口与LRMD连接器连接。
[0020]为了更好地实现本技术，进一步地，所述基于天脉操作系统的信号处理存储系统还包括前面板调试板；
[0021]所述前面板调试板与PowerPC处理单元的JTAG接口、RS232
‑
0接口连接，并与存储控制管理单元的JTAG接口连接。
[0022]为了更好地实现本技术，进一步地，所述基于天脉操作系统的信号处理存储系统还包括电源单元；
[0023]所述电源单元与LRMD连接器连接。
[0024]为了更好地实现本技术，进一步地，所述存储控制单元还外接有电压监测单元、通过IIC接口外接有RTC单元。
[0025]为了更好地实现本技术，进一步地，所述CPLD单元外接有FX706复位单元。
[0026]为了更好地实现本技术，更进一步地，所述DDR存储单元为DDR3。
[0027]本技术具有以下有益效果：
[0028]1)本技术设置的存储控制单元内设置有FPGA芯片，所述FPGA芯片为SRAM型FPGA可编程逻辑芯片XC7VX690T
‑
2FFG1930I，具有693120逻辑单元、高达52920Kb BRAM块、3600 DSP片、24个13.1GTH高速串行接口。支持PCIE3.0硬核、SRIO软核。提供信号处理存储系统的1路4X SRIO、10路1XGTH高速数据采集存储，完成B码、RS232、RS485信号的采集处理，通过千兆以太网完成存储数据的卸载，并与多核PowerPC处理器进行可靠、高速的数据交互。
[0029]2)基于多核PowerPC处理器架构的P2020双核处理器，该处理器包含两个高性能PowerPC架构e500内核，每个内核具备32K字节的一级指令缓存和32K字节的一级数据缓存，处理器集成了512KB字节的二级缓存，同时，还具备2路串口、2路I2C、SPI、SDXC、1路USB、通用并口等低速口。可支持2路SGMII千兆网、3路PCIE、2路SRIO。该处理器为信号处理存储系统提供强大的协议解析运算能力和丰富的外设接口；
[0030]3)进一步的，为更好的实现本专利技术，对PowerPC处理器单元进行了以下设计：
[0031]设计采用256M字节的NOR FLASH，挂载到P2020处理器的LBS总线，作为系统存储空间，可用作存储应用程序和用户数据；
[0032]设计采用2GB，64bit DDR3存储器，挂载到P2020 DDR3控制器接口，作为天脉操作系统运行内存使用，提供软件的执行空间；
[0033]设计采用P2020的SRIO端口作为高速数据传输通道，用作与外部设备的高速数据交换，自检信息、电子标签、工作日志以及健康状态上报。
[0034]4)为更好的实现本技术，进一步的，对存储管理控制单元的FPGA进行了以下设计：
[0035]设计采用2个2TB容量的VGRM100ZA321920
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WQ SSD存储盘做RAID，总容量4TB，通过2路x4 PCie3.0接口连接，读写速率达到2.2GB/s；
[0036]设计采用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于天脉操作系统的信号处理存储系统，其特征在于，包括PowerPC处理单元、存储控制管理单元、CPLD单元、PCIE单元、SRIO交换单元、LRMD连接器；所述PowerPC处理单元通过PCIE1x接口与PCIE单元连接，通过1xRIO接口、IIC接口与SRIO交换单元连接，通过LBE接口与CPLD单元连接；所述PowerPC处理单元通过LBC接口外接有用于存储系统数据的FLASH存储单元，通过DDR控制器接口外接有用于提供系统运行内存的DDR存储单元；所述存储控制管理单元通过4xRIO接口、PCIE接口与SRIO交换单元连接，通过LBE接口与CPLD单元连接，所述存储控制管理单元通过用于传输高速信号的GTH接口、用于传输低速信号的LVDS接口、用于传输低速信号的RS485接口、用于传输低速信号的RS232接口、用于采集低速信号的B码接口与LRMD连接器连接；所述存储控制管理单元通过HPIO接口外接有用于缓存高速数据的DDR存储单元，通过PCIE接口外接有用于存储高速数据的SSD存储单元，通过LBC接口外接有用于存储控制管理单元代码加载的FLASH存储单元。2.如权利要求1所述的一种基于天脉操作系统的信号处理存储系统，其特征在于，所述存储控制管理单元、PowerPC处理单元均连接有PHY控制单元；所述PHY控制单元通过变压器与LRMD连接器连接；所述变压器通过1000BASE
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T接口与LRMD连接器连接；所述存储控制管理单元还设置有用于数据下载的USB3.0接口。3.如权利要求1所述的一种基于天脉操作系统的信号处理存储系统，其特征在于，所述...

【专利技术属性】
技术研发人员：杨荣，谭刚，任金国，
申请(专利权)人：成都能通科技股份有限公司，
类型：新型
国别省市：