半导体存储器装置和包括半导体存储器装置的存储器系统制造方法及图纸

提供了半导体存储器装置和包括其的存储器系统。一种半导体存储器装置包括：外部电阻器,其设置在板上；以及多个存储器晶片，其安装在板上并且被指定为主晶片和从晶片。存储器晶片共同连接至外部电阻器。主晶片在半导体存储器装置的初始化序列期间执行第一阻抗校准操作，并且在其中的第一寄存器集中存储第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，多个从晶片中的每一个执行第二阻抗校准操作，并且在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据。校准数据之间的差的偏差数据。校准数据之间的差的偏差数据。

【技术实现步骤摘要】
半导体存储器装置和包括半导体存储器装置的存储器系统
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月23日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0157389的优先权，该申请的公开以引用方式全文并入本文中。


[0003]本文描述的示例实施例涉及存储器装置，并且更具体地，涉及包括多晶片的半导体存储器装置和包括该半导体存储器装置的存储器系统。

技术介绍

[0004]随着半导体存储器装置的操作速度增加，半导体存储器装置和存储器控制器之间接口的信号的摆动宽度通常减小。然而，随着摆动宽度的减小，在半导体存储器装置和存储器控制器之间传输的信号可能更容易由于由处理、电压和温度(PVT)改变引起的阻抗失配而失真。用于调整半导体存储器装置的输出阻抗和/或终端阻抗的阻抗校准操作可用于半导体存储器装置的发射级和/或接收级。阻抗校准操作可称为输入/输出(I/O)偏移消除操作或ZQ校准操作。

技术实现思路

[0005]根据一些示例实施例，一种半导体存储器装置包括设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。主晶片在半导体存储器装置的初始化序列期间响应于第一阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(VOH)电压；并且在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，多个从晶片中的每一个响应于第一阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器的第二参考VOH电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据。
[0006]根据一些示例实施例，一种存储器系统包括：半导体存储器装置，其包括多个存储器晶片；以及存储器控制器，其控制半导体存储器装置。半导体存储器装置包括设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。在半导体存储器装置的初始化序列期间，主晶片响应于阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(VOH)电压；并且在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，从晶片中的每一个响应于阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器
的第二参考VOH电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据与第二校准数据之间的差的偏差数据。
[0007]根据一些示例实施例，一种半导体存储器装置包括：设置在板上的外部电阻器以及安装在板上的多个存储器晶片。存储器晶片共同连接至外部电阻器，存储器晶片之一被指定为主晶片，并且除主晶片之外的其余存储器晶片被指定为多个从晶片。主晶片在半导体存储器装置的初始化序列期间响应于阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和第一输出驱动器的第一参考输出高电平(VOH)电压；以及在其中的第一寄存器集中存储与第一阻抗校准操作关联的第一校准数据、第一电压和第一温度。在第一阻抗校准操作完成之后，在初始化序列期间，从晶片中的每一个响应于阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和第二输出驱动器的第二参考VOH电压；以及在其中的第二寄存器集中存储与第二阻抗校准操作关联的第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据，以及在半导体存储器装置的空闲时段期间，基于与半导体存储器装置的操作电压和操作温度关联的检测信号，响应于不定期地从主晶片被提供的校准触发信号，通过由偏差数据指示的差更新存储在第二寄存器集中的第二校准数据。
[0008]因此，在初始化序列期间，从晶片中的每一个在第二寄存器集中的每一个中存储第二校准数据和对应于第一校准数据和第二校准数据之间的差的偏差数据。从晶片中的每一个基于偏差数据更新第二校准数据，而不执行额外阻抗校准操作。因此，从晶片中的每一个可以在空闲时段期间减小对应于背景阻抗校准间隔的间隔。
附图说明
[0009]通过参照附图详细描述本公开的示例实施例，本公开的以上和其它特征将被更清楚地理解。
[0010]图1是示出根据示例实施例的存储器系统的框图。
[0011]图2是示出根据示例实施例的图1中的半导体存储器装置中的主晶片的示例的框图。
[0012]图3示出了根据示例实施例的图2的主晶片中的第一存储体阵列。
[0013]图4示出了根据示例实施例的图2的主晶片中的数据I/O电路。
[0014]图5示出了根据示例实施例的图4中的数据I/O电路中的输出驱动器的电路图。
[0015]图6示出了根据示例实施例的用于解释图5中的数据输出电路的操作的示图。
[0016]图7示出了根据示例实施例的图2中的主晶片中的阻抗校准电路的框图。
[0017]图8示出了根据示例实施例的图7的阻抗校准电路中的校准电路的框图。
[0018]图9示出了根据示例实施例的图2中的从晶片中的阻抗校准电路的框图。
[0019]图10示出了图7中的主晶片中的阻抗校准电路中的第一寄存器集的示例。
[0020]图11示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
[0021]图12示出了图9中的从晶片中的阻抗校准电路中的第二寄存器集的示例。
[0022]图13和图14示出了根据示例实施例的在图1中的半导体存储器装置中，在初始化序列期间执行的阻抗校准操作。
[0023]图15示出了根据示例实施例的在图1中的半导体存储器装置中，在空闲时段期间
执行的背景阻抗校准操作。
[0024]图16A和图16B是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
[0025]图17是示出根据示例实施例的操作包括多晶片的半导体存储器装置的方法的流程图。
[0026]图18是根据示例实施例的包括半导体存储器装置的多芯片封装件的示意图。
[0027]图19是示出根据示例实施例的半导体存储器装置的框图。
[0028]图20是示出根据示例实施例的包括堆叠存储器装置的半导体封装件的配置图。
具体实施方式
[0029]下文中将参照附图更完全地描述本公开的示例实施例。在本申请中，相同的标号可指代相同元件。
[0030]图1是示出根据示例实施例的存储器系统的框图。
[0031]参照图1，存储器系统20可包括存储器控制器30和半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，包括：外部电阻器，其设置在板上；以及多个存储器晶片，其安装在所述板上并且共同连接至所述外部电阻器，所述多个存储器晶片之一被指定为主晶片，并且所述多个存储器晶片的除所述主晶片之外的其余存储器晶片被指定为多个从晶片，其中：所述主晶片被配置为：在所述半导体存储器装置的初始化序列期间，响应于第一阻抗校准命令执行第一阻抗校准操作，以确定第一输出驱动器的电阻和所述第一输出驱动器的第一参考输出高电平电压；以及在所述主晶片中的第一寄存器集中存储与所述第一阻抗校准操作关联的第一校准数据、第一电压和第一温度，并且在所述第一阻抗校准操作完成之后，所述多个从晶片中的每一个被配置为：在所述初始化序列期间，响应于所述第一阻抗校准命令执行第二阻抗校准操作，以确定第二输出驱动器的电阻和所述第二输出驱动器的第二参考输出高电平电压；以及在该从晶片中的第二寄存器集中存储与所述第二阻抗校准操作关联的第二校准数据以及与所述第一校准数据和所述第二校准数据之间的差相对应的偏差数据。2.根据权利要求1所述的半导体存储器装置，其中，所述多个从晶片中的每一个被配置为：通过连接焊盘连接至所述主晶片中的所述第一寄存器集；通过参照所述第一寄存器集生成所述偏差数据；以及将所述偏差数据存储在所述第二寄存器集中。3.根据权利要求1所述的半导体存储器装置，其中，所述主晶片被配置为：在所述半导体存储器装置的空闲时段期间，基于与所述半导体存储器装置的操作电压和操作温度的改变关联的检测信号，不定期地将所述第一电压和所述第一温度与所述半导体存储器装置的第二电压和第二温度进行比较；当所述第二电压与所述第一电压之间的第一差和所述第二温度与所述第一温度之间的第二差超出参考范围时，执行背景阻抗校准操作；在所述第一寄存器集中存储与所述背景阻抗校准操作关联的第三校准数据、所述第二电压和所述第二温度；以及向所述多个从晶片提供与所述背景阻抗校准操作关联的校准触发信号。4.根据权利要求3所述的半导体存储器装置，其中，所述多个从晶片中的每一个被配置为：在所述背景阻抗校准操作完成之后，在所述空闲时段期间，响应于所述校准触发信号，通过偏差数据指示的差更新存储在所述第二寄存器集中的所述第二校准数据。5.根据权利要求3所述的半导体存储器装置，其中，所述主晶片还包括：阻抗焊盘，其连接至所述外部电阻器；第一连接焊盘，其连接至所述多个从晶片中的每一个的第二连接焊盘；以及阻抗校准电路，其连接在所述阻抗焊盘与所述第一连接焊盘之间。6.根据权利要求5所述的半导体存储器装置，其中：所述阻抗校准电路还包括：
校准控制器，其被配置为从对应的命令解码器接收所述第一阻抗校准命令；以及校准电路，其通过所述阻抗焊盘连接至所述外部电阻器，所述校准电路被配置为：响应于来自所述校准控制器的校准使能信号执行所述第一阻抗校准操作，以将上拉控制码和下拉控制码提供至所述第一输出驱动器；将所述上拉控制码和所述下拉控制码存储在所述第一寄存器集中；以及向所述校准控制器提供指示所述第一阻抗校准操作已完成的第一比较信号和第二比较信号，并且所述校准控制器被配置为基于所述第一比较信号和所述第二比较信号将所述第一电压和所述第二电压存储在所述第一寄存器集中。7.根据权利要求6所述的半导体存储器装置，其中：所述校准控制器被配置为：在所述半导体存储器装置的空闲时段期间，基于与所述半导体存储器装置的操作电压和操作温度关联的检测信号，将所述第一电压和所述第一温度与所述半导体存储器装置的第二电压和第二温度进行比较；以及当所述第二电压与所述第一电压之间的第一差和所述第二温度与所述第一温度之间的第二差超出参考范围时激活所述校准使能信号，并且所述校准电路被配置为：响应于所述校准使能信号执行与所述第二电压和所述第二温度关联的背景阻抗校准操作；在所述第一寄存器集中存储与所述背景阻抗校准操作关联的第三校准数据、所述第二电压和所述第二温度；以及向所述多个从晶片提供与所述背景阻抗校准操作关联的校准触发信号。8.根据权利要求7所述的半导体存储器装置，其中，所述校准控制器包括：计时器，其被配置为生成在所述空闲时段期间被周期性地激活的间隔信号；比较器，其被配置为将所述第一电压和所述第一温度分别与第二电压和第二温度进行比较，并且被配置为基于比较结果生成指示所述第一差和所述第二差的比较信号；以及逻辑，其被配置为当所述第一差和所述第二差超出所述参考范围时，基于所述间隔信号和所述比较信号激活所述校准使能信号。9.根据权利要求6所述的半导体存储器装置，其中，所述校准电路包括：第一码生成器，其被配置为生成从将目标输出高电平电压与上拉驱动器和第一复制下拉驱动器之间的第一节点处的第一电压进行比较的结果获得的所述上拉控制码；第一码存储电路，其被配置为当所述目标输出高电平电压变得与所述第一电压相同时存储所述上拉控制码；第二码生成器，其被配置为生成从将所述目标输出高电平电压与连接至所述阻抗焊盘的第二节点处的第二电压进行比较的结果获得的所述下拉控制码；以及第二码存储电路，其被配置为当所述目标输出高电平电压变得与所述第二电压相同...

【专利技术属性】
技术研发人员：徐廷硕，金光贤，金治国，柳承佑，黄斗熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：