半导体存储器件及其操作方法技术

本公开涉及半导体存储器件及其操作方法。根据本公开的实施方式，一种半导体存储器件包括模式寄存器电路，该模式寄存器电路包括用于提供多个设置码或多个监测码的多个写入模式寄存器组；以及缺陷检测电路，其适于基于多个监测码而通过检测模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中，每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于根据测试模式信号输出存储电路中存储的操作码作为相应的设置码，或者将存储电路中存储的操作码反相以输出相应的监测码。的操作码反相以输出相应的监测码。的操作码反相以输出相应的监测码。

【技术实现步骤摘要】
半导体存储器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年11月23日提交的韩国专利申请第10
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2020
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0157901号的优先权，其整体内容通过引用合并且于此。


[0003]本公开涉及半导体设计技术，具体涉及包括模式寄存器的半导体存储器件。

技术介绍

[0004]随着处理技术的发展，可以在狭窄的区域中创建许多电路，但是存储器件中的缺陷也在增加。在其中放置动态随机存取存储器(DRAM)单元的核心区域的情况中，测试所有单元以检测故障单元，并通过修复检测到的故障单元来提高成品率。在外围电路区域的情况中，正在开发各种方案以高效地检测缺陷同时使面积的增加最小化。在外围电路中，模式寄存器电路占据相对大的面积，并且由于模式寄存器电路引起的故障检测的重要性已经显现。
[0005]模式寄存器电路通常是同步动态随机存取存储器(SDRAM)器件或静态随机存取存储器(SRAM)器件所必需的，并且配备成在使用芯片之前设置操作模式。模式寄存器电路可分为只读模式寄存器的组(以下称为读取模式寄存器组)、只写模式寄存器的组(以下称为写入模式寄存器组)和模式寄存器的组(以下称为读/写模式寄存器组)。对于读取模式寄存器组或读/写模式寄存器组，模式寄存器写入命令可用于通过读出存储在模式寄存器组中的设置来验证寄存器组是否正常操作，但是对于写入模式寄存器组，由于没有任何方法可以读出存储在模式寄存器组中的设置，因此对正常操作的验证既困难又耗时。
专利技术内容
[0006]本公开的各实施方式涉及能够验证模式寄存器电路中的写入模式寄存器组中是否存在任何缺陷的半导体存储器件及其操作方法。
[0007]根据本公开的一实施方式，一种半导体存储器件包括：模式寄存器电路，其包括用于提供多个设置码或多个监测码的多个写入模式寄存器组；以及缺陷检测电路，其适于基于多个监测码而通过检测模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于根据测试模式信号输出存储电路中存储的操作码作为相应的设置码，或者将存储电路中存储的操作码反相以输出相应的监测码。
[0008]根据本公开的一实施方式，一种包括模式寄存器电路的半导体存储器件的操作方法，该模式寄存器电路包括用于提供多个设置码的多个写入模式寄存器组，包括：根据测试模式信号进入测试模式；当写入模式寄存器组通过顺次接收具有第一逻辑电平的所有比特位的操作码来输出监测码时，基于多个监测码生成第一检测信号；当写入模式寄存器组通过顺次接收具有第二逻辑电平的所有比特位的操作码来输出监测码时，基于监测码生成第
二检测信号；当写入模式寄存器组通过顺次接收具有第一逻辑电平的所有比特位的操作码来输出监测码时，基于监测码重新生成第一检测信号；以及基于第一检测信号和第二检测信号输出缺陷确定信号。
[0009]根据本公开的一实施方式，一种半导体存储器件包括：模式寄存器电路，其包括多个写入模式寄存器组；以及缺陷检测电路，其中每个写入模式寄存器组：响应于第一测试模式信号存储第一操作码并输出第一操作码作为第一监测码；以及响应于第二测试模式信号存储第二操作码并输出第二操作码作为第二监测码，其中缺陷检测电路：对来自多个写入模式寄存器组的第一监测码执行逻辑运算以生成第一检测信号；对来自多个写入模式寄存器组的第二监测码执行逻辑运算以生成第二检测信号；以及基于第一检测信号和第二检测信号生成指示写入模式寄存器组的任何寄存器组中的缺陷的检测确定信号。
[0010]根据本公开的实施方式，半导体存储器件可以验证模式寄存器电路中的写入模式寄存器组中是否存在任何缺陷，同时用以测试写入模式寄存器组的时间最小化。
附图说明
[0011]图1是示出根据本专利技术的实施方式的半导体存储器件的框图。
[0012]图2是示出根据本专利技术的实施方式的图1的模式寄存器电路的详细框图。
[0013]图3是示出根据本专利技术的实施方式的图2的第一写入模式寄存器组的电路图。
[0014]图4是示出根据本专利技术的实施方式的图2的读取模式寄存器组中的一个的电路图。
[0015]图5是示出根据本专利技术的实施方式的图1的缺陷检测电路的框图。
[0016]图6是示出根据本专利技术的实施方式的图5的第一子压缩电路的电路图。
[0017]图7是示出根据本专利技术的实施方式的图5的第一主压缩电路的电路图。
[0018]图8是示出根据本专利技术的实施方式的图5的第二子压缩电路的电路图。
[0019]图9是示出根据本专利技术的实施方式的图5的第二主压缩电路的电路图。
[0020]图10是用于描述根据本专利技术实施方式的半导体存储器件的操作的流程图。
[0021]图11A和图11B是帮助理解根据本专利技术的实施方式的图10的操作的时序图。
具体实施方式
[0022]下面参照附图描述本公开的各实施方式。然而，实施方式可以以不同的形式实施，因此不应被解释为限于本文阐述的实施方式。贯穿本公开，在本专利技术的各个附图和实施方式中，相同的附图标记指代相同的部分。注意，对“一实施方式”、“另一实施方式”等的提及不必然意味着仅一个实施方式，并且对任何这样的习语的各种提及不必然针对相同的实施方式。当在本文中使用时，术语“实施方式”不必然指所有实施方式。
[0023]将理解，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于区分否则具有相同或相似名称的一个元件与另一个元件。因此，在一个实例中的第一元件也可以在另一实例中被称为第二元件或第三元件，而不表示元件本身的任何改变。
[0024]还将理解，当元件被称为“连接至”或“耦接至”另一元件时，它可以直接位于另一元件上、连接至或耦接至另一元件，或者可以存在一个或更多个居间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，它可以是这两个元件之间仅有的元件，或者也可
以存在一个或更多个居间元件。除非另有说明或上下文另外指出，否则两个元件之间的通信，无论是直接地还是间接地连接/耦接，可以是有线的也可以是无线的。
[0025]如在此使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另外明确指出。
[0026]还将理解，当在本说明书中使用时，术语“包括”、“包含”和“具有”指明存在所陈述的元件，而不排除一个或更多个其他元件的存在或增加。如本文所使用的，术语“和/或”包括一个或更多个相关列出项的任何和所有组合。
[0027]图1是示出根据本专利技术的实施方式的半导体存储器件100的框图。图2是示出根据本专利技术的实施方式的图1的模式寄存器电路140的详细框图。
[0028]参照图1，半导体存储器件100可以包括命令/地址(C/A)缓冲器110、命令解码器120、模式解码器130、模式寄存器电路140、缺陷检测本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：模式寄存器电路，其包括多个写入模式寄存器组，所述多个写入模式寄存器组用于提供多个设置码或多个监测码；以及缺陷检测电路，其适于：基于所述多个监测码，通过检测所述模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中，每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于：根据测试模式信号，将所述存储电路中存储的操作码输出作为相应的设置码，或者将所述存储电路中存储的操作码反相以输出相应的监测码。2.根据权利要求1所述的半导体存储器件，其中，所述存储电路包括：多个D触发器，每个D触发器用于根据所述模式寄存器写入命令接收所述操作码的相应的比特位。3.根据权利要求1所述的半导体存储器件，其中，所述输出控制电路包括：正常传输电路，其适于在所述测试模式信号被禁止时将所述存储电路中存储的操作码输出作为相应的设置码；以及测试传输电路，其适于在所述测试模式信号被使能时将所述存储电路中存储的操作码反相以输出相应的监测码。4.根据权利要求3所述的半导体存储器件，其中，所述正常传输电路包括：多个三态反相器，其根据所述测试模式信号的反相信号而被激活，并适于将所述存储电路中存储的操作码反相；以及多个反相器锁存器，其适于通过反相和锁存所述三态反相器的输出来提供相应的设置码。5.根据权利要求1所述的半导体存储器件，其中，所述模式寄存器电路还包括：多个读取模式寄存器组，其适于根据模式寄存器读取命令将预存码输出到外部装置；其中，所述多个读取模式寄存器组之中的读取模式寄存器组根据所述模式寄存器读取命令将所述缺陷确定信号输出到所述外部装置。6.根据权利要求1所述的半导体存储器件，还包括：内部电路，其适于通过根据所述设置码设置操作模式来执行内部操作。7.根据权利要求1所述的半导体存储器件，其中，所述缺陷检测电路包括：第一检测电路，其适于输出第一检测信号，当所述监测码的所有比特位变为第一逻辑电平时，所述第一检测信号被使能；第二检测电路，其适于输出第二检测信号，当所述监测码的所有比特位变为第二逻辑电平时，所述第二检测信号被使能；以及判定电路，其适于基于所述第一检测信号和所述第二检测信号生成所述缺陷确定信号。8.根据权利要求7所述的半导体存储器件，其中，所述第一检测电路包括：多个第一子压缩电路，其分别对应于所述多个写入模式寄存器组，以及适于分别对相应的监测码的所有比特位执行逻辑OR运算，以输出多个第一初步压缩信号；第一主压缩电路，其适于对所述多个第一初步压缩信号执行逻辑NOR运算以输出第一
压缩信号；以及第一输出电路，其适于根据第一测试区间信号通过存储所述第一压缩信号来输出所述第一检测信号。9.根据权利要求7所述的半导体存储器件，其中，所述第二检测电路包括：多个第二子压缩电路，其分别对应于所述多个写入模式寄存器组，以及适于分别对相应的监测码的所有比特位执行逻辑AND运算，以输出多个第二初步压缩信号；第二主压缩电路，其适于对所述多个第二初步压缩信号执行逻辑AND运算以输出第二压缩信号；以及第二输...

【专利技术属性】
技术研发人员：郭鲁侠，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：