本发明专利技术公开了一种基于FPGA的时序同步方法、装置及PG设备，通过触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；数据写入步骤：写入图像数据流的有效数据信号；视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号，实现了有效数据信号和时序同步信号的有效同步，并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。而影响检测的问题。而影响检测的问题。
【技术实现步骤摘要】
基于FPGA的时序同步方法、装置及PG设备
[0001]本专利技术涉及数据处理
，具体涉及一种基于FPGA的时序同步方法、装置及PG设备。
技术介绍
[0002]随着显示技术的发展，显示模组的应用越来越多。图像信号发生器(Pattern Generator，PG)设备通常用于显示模组的生产测试环节，需要将特定图片发送至待测显示模组上进行显示，以便检测待测显示模组是否存在坏点等缺陷。
[0003]PG设备需要持续地从存储器中读取图像数据流，并将该图像数据流与特定的时序同步信号(如有效数据选通信号DE、行同步信号HSYNC、场同步信号VSYNC等)同步，从而产生视频数据，再传输至行测显示模组，由待测显示模组正确显示图片。
[0004]现有技术中图像数据流和时序同步信号容易出现失步的现象，一旦出现失步，待测显示模组中显示的图像会失真，进而影响检测。
技术实现思路
[0005]本专利技术实施例的目的是提供一种基于FPGA的时序同步方法、装置及PG设备，旨在解决现有技术中图像数据流和时序同步信号因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。
[0006]为了实现上述目的，本专利技术第一方面提供一种基于FPGA的时序同步方法，包括：
[0007]触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；
[0008]数据写入步骤：写入图像数据流的有效数据信号；
[0009]视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。
[0010]可选地，触发步骤，包括：
[0011]向时序同步控制模块发送帧头信号；
[0012]根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；
[0013]视频输出步骤，包括：
[0014]将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；
[0015]将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；
[0016]将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。
[0017]可选地，第一数量为1，第二数量为1，第三数量为2。
[0018]可选地，同步控制信号相对第一个有效帧头延迟第四数量的时钟周期。
[0019]可选地，写入步骤还包括：写入图像数据流的帧头信号；
[0020]视频输出步骤还包括：将DE信号作为读信号读取帧头信号；
[0021]该方法还包括：
[0022]判断步骤：判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入触发步骤。
[0023]可选地，该方法还包括：
[0024]初步判断步骤：获取图像数据流的数据有效信号和帧头信号；在检测到帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并进入触发步骤和数据写入步骤；
[0025]在判断步骤中，若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次进入触发步骤。
[0026]本专利技术第二方面提供一种基于FPGA的时序同步装置，包括：
[0027]触发模块，用于根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；
[0028]写入模块，用于写入图像数据流的有效数据信号；
[0029]视频输出模块，用于将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。
[0030]可选地，触发模块，还用于向时序同步控制模块发送帧头信号，根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；
[0031]视频输出模块，还用于将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。
[0032]可选地，第一数量为1，第二数量为1，第三数量为2。
[0033]可选地，写入模块，还用于写入图像数据流的帧头信号；
[0034]视频输出模块，还用于将DE信号作为读信号读取帧头信号；
[0035]该装置还包括：
[0036]判断模块，用于判断延迟预设数量的时钟周期的同步控制信号和读取的帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次控制触发模块、写入模块和视频输出模块工作。
[0037]可选地，该装置还包括：
[0038]初步判断模块，用于获取图像数据流的数据有效信号和帧头信号；检测到当前帧头信号和数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入同步状态，并再次控制时序同步控制模块、触发模块和写入模块工作；
[0039]判断模块，还用于若均有效，控制状态机保持在同步状态，若至少一个无效，则控制状态机跳转到失步状态，并再次控制时序同步控制模块、触发模块和写入模块工作。
[0040]本专利技术第三方面提供一种PG设备，包括：上述的基于FPGA的时序同步装置。
[0041]通过上述技术方案，实现了有效数据信号和时序同步信号的有效同步，并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。
[0042]本专利技术实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0043]附图是用来提供对本专利技术实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术实施例，但并不构成对本专利技术实施例的限制。在附图中：
[0044]图1示意性示出了根据本专利技术实施例的基于FPGA的时序同步方法的应用环境示意图；
[0045]图2示意性示出了根据本专利技术一实施例的基于FPGA的时序同步方法的流程示意图；
[0046]图3示意性示出了根据本专利技术一实施例的基于FPGA的时序同步系统的框图；
[0047]图4示意性示出了根据本专利技术一实施例的基于FPGA的时序同步方法的时序本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的时序同步方法，其特征在于，包括：触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；数据写入步骤：写入所述图像数据流的有效数据信号；视频输出步骤：将所述时序同步信号中的有效数据选通DE信号作为读信号读取所述有效数据信号，并输出所述时序同步信号，读取的所述有效数据信号和输出的所述时序同步信号均相对所述同步控制信号延迟预设数量的时钟周期，以输出所述有效数据信号和所述时序同步信号同步的视频信号。2.根据权利要求1所述的时序同步方法，其特征在于，所述触发步骤，包括：向时序同步控制模块发送所述帧头信号；根据所述帧头信号的第一个有效帧头触发所述时序同步控制模块输出所述同步控制信号，以及触发所述时序同步控制模块输出相对所述同步控制信号延迟第一数量的时钟周期的所述时序同步信号；所述视频输出步骤，包括：将所述时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将所述新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出所述有效数据信号；将所述新时序同步信号延迟所述第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，所述预设数量为所述第一数量、所述第二数量和所述第三数量之和。3.根据权利要求2所述的时序同步方法，其特征在于，所述第一数量为1，所述第二数量为1，所述第三数量为2。4.根据权利要求2所述的时序同步方法，其特征在于，还包括：所述同步控制信号相对所述第一个有效帧头延迟第四数量的时钟周期。5.根据权利要求1所述的时序同步方法，其特征在于，所述写入步骤还包括：写入所述图像数据流的帧头信号；所述视频输出步骤还包括：将所述DE信号作为读信号读取所述帧头信号；所述时序同步方法还包括：判断步骤：判断延迟所述预设数量的时钟周期的所述同步控制信号和读取的所述帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入所述触发步骤。6.根据权利要求5所述的时序同步方法，其特征在于，还包括：初步判断步骤：获取所述图像数据流的所述数据有效信号和所述帧头信号；在检测到所述帧头信号和所述数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入所述同步状态，并进入所述触发步骤和所述数据写入步骤；在所述判断步骤中，若均有效，控制所述状态机保持在所述同步状态，若至少一个无效，则控制所述状态机跳转到所述失步状态，并再次进入所述触发步骤。7.一种基于FPGA的时序同步装置，其特征在于，包括：触发模块，用于根据图像数...
【专利技术属性】
技术研发人员：叶咏辰，张瑞忠，董丽颖，
申请(专利权)人：北京镁伽科技有限公司，
类型：发明
国别省市：
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