一种抗辐射结构的环形压控振荡器电路制造技术

本实用新型专利技术涉及集成电路技术领域，具体涉及一种抗辐射结构的环形压控振荡器电路，包括振荡器核心单元、比较器单元和差分延迟单元；所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出OUTP、OUTN，输出端分别与所述缓冲单元的输入以及所述共模反馈单元的电阻相连，交叉耦合结构的环形压控振荡器能够增加对SEE效应的抗辐射能力，对差分延迟单元的尾电流进行分流也能提高延迟单元的抗辐射能力。流也能提高延迟单元的抗辐射能力。流也能提高延迟单元的抗辐射能力。

【技术实现步骤摘要】
一种抗辐射结构的环形压控振荡器电路


[0001]本技术涉及集成电路
，具体涉及一种抗辐射结构的环形压控振荡器电路。

技术介绍

[0002]频率合成器一直为复杂的数字系统提供不同频率的时钟，在许多集成应用中，例如频率合成器和芯片间通信接口，传统上都使用锁相环(PLL)电路。然而，辐射对PLL电路的影响可能是空间电子系统中的主要问题。高能粒子在空间中的穿透会引起单粒子效应(SEE)，其中包括单粒子翻转(SEU)和单粒子瞬态响应(SET)。SEU会导致数字电路中逻辑状态的位翻转和故障。另一方面，SET会扰乱关键信号并影响模拟电路的性能。在高能粒子的轰击下，锁相环非常容易产生相位或频率偏移，使输出时钟信号失真，导致数据传输错误，严重时甚至能导致航天器的整个通信系统混乱，极大地威胁了航天器的正常工作。因此，我们需要设计一种抗辐射结构的PLL，以便在航空航天应用中提供准确而稳定的时钟。
[0003]在过去的几十年里，关于抗辐射电路设计的广泛研究已经确定了很多抗辐射电路结构，并为航空航天系统铺平了技术道路。随着深亚微米CMOS尺寸的缩小，SET本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗辐射结构的环形压控振荡器电路，其特征在于：包括振荡器核心单元、比较器单元和差分延迟单元；所述振荡器核心单元由4级所述差分延迟单元交叉级联构成的环形振荡结构；每级所述差分延迟单元由2组输入差分对管、电流源和负载晶体管构成；所述比较器单元包括放大器电路、共模反馈电路和缓冲单元；所述放大器电路包括两个差分输入端和输出端，输入端接所述差分延迟单元的输出OUTP、OUTN，输出端分别与所述缓冲单元的输入以及所述共模反馈电路的电阻相连；所述缓冲单元由4级反相器组成，所述放大器电路的输出通过所述缓冲单元转为轨到轨输出的脉冲信号。2.根据权利要求1所述的一种抗辐射结构的环形压控振荡器电路，其特征在于：所述差分延迟单元由PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12和NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8构成；差分输入信号INPA、INNA分别与MN1、MN2的栅极相连，MN1、MN2的源极与MN3、MN4的漏极相连，尾电流控制信号VCTRLA与MN3、MN4的栅极相连，偏置电压信号VP与MP1、MP2、MP3、MP4的栅极相连，MP1的漏极与MP5的源极相连，MP4的漏极与MP6的源极相连，MP5的栅极、漏极与MP2的漏极、MN1的漏极接输出信号OUTN，MP6的栅极、漏极与MP3的漏极、MN2的漏极接输出信号OUTP；差分输入信号INPB、INNB分别与MN5、MN6的栅极相连，MN5、MN6的源极与MN7、MN8的漏极相连，尾电流控制信号VCTRLB与MN7、MN8的栅极相连，偏置电压信号VP与MP7、MP8、MP9、MP10的栅极相连，MP7的漏极与MP11的源极相连，MP10的漏极与MP12的源极相连，MP11的栅极、漏极与MP8的漏极、MN5的漏极接输出信号OUTN，MP12的栅极、漏极与MP9的漏极、MN6的漏极接输出信号OUTP；差分输入信号INPA、INNA对应的输出信号OUTN、OUTP分别与差分输入信号INPB、INNB对应的输出信号OUTN、OUTP连接，作为所述差分延迟单元的整体输出信号；PMOS管MP1、MP2、MP3、MP4、MP7、MP8、MP9、MP10的源极接电源VDD，MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12的衬底接电源VDD；NMOS管MN3、MN4、MN7、MN8的源极接地GND，MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8的衬底接地GND。3.根据权利要求1所述的一种抗辐射结构的环形压控振荡器电路，其特征在于：所述比较器单元具体由PMOS管MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13、MP14、MP15、MP16、MP17、MP18与NMOS管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MN14、MN15、MN16、MN17、MN18、MN19以及电阻R1、R2组成；差分输入信号VINP、VINN分别与输入管MN1、MN2的栅极相连，偏置电压VN1与MN4、MN6、MN8的栅极相连，偏置电压VN2与MN3、MN5、MN7的栅极相连，偏置电压VP1与MP1、MP3、MP5的栅极相连，偏置电压VP2与MP2、MP4的栅极相连，MN1、MN2的源极与MN3的漏极相连，MN1的漏极与MP1的漏、MP2的源极相连，MN2的漏极与MP3的漏极、MP4的源极相连，MP2的漏极、MN5的漏极与电阻R1的左侧端口接信号VOUTN1，MP4的漏极、MN7的漏极与电阻R2的右侧端口接信号VOUTP1，MN5的源极与MN6的漏极和MP7的漏极相连，MN7的源极与MN8的漏极和MP6的漏极相连；电阻R1、R2和MP8、MN9、MP10、MN11组成的传输门以及MP9、MN10管搭建的MOS电容，共同
构成共模反馈电路；R1的右侧端口与MP8和MN9漏极相连，R2的左侧端口信号与MP10、MN11的源极相连，MP8、MN9的源极与MP10、MN11的漏极以及MP9、MN10的栅极连接共模反馈信号VCMFB，MP9的源极、漏极接电源VDD，MN10的源极、漏极接地GND，MP8、MP10的栅极接地GND，MN9、MN11的栅极接电源VDD，MP5的漏极与MP6、MP7的源极相连，VCMFB接MP6、MP7的栅极；信号VOUTN1、VOUTP1分别经过4级反相器缓冲后，得到轨到轨输出的脉冲信号VOUTN、VOUTP；VOUTN1作为MP11、MN12的栅极输入，MP11、MN12的漏极与MP12、MN13的栅极和MP16、MN17的漏极以及MP17、MN18的栅极连接，MP12、MN13的漏极与MP13、MN14的栅极和MP15、MN16的漏极以及MP16、MN17的栅极连接，MP13、MN14的漏极与MP14、MN15的栅极连接，MP14、MN15的漏极接输出信号VOUTN...

【专利技术属性】
技术研发人员：郭风岐，周昕杰，姚进，邱一武，胡奕凡，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：新型
国别省市：