一种像素电路及显示面板制造技术

本发明专利技术提供一种像素电路及具有该像素电路的显示面板，像素电路包括存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和光元件，其中，所述第四晶体管基于第三控制信号阻止所述电源电压在所述存储电容充电时影响所述第二充电电压，本申请使得所述存储电容充电时所述第一晶体管处于关断状态，避免了充电时第一电源电压拉扯感测信号电压，影响充电准确性，解决了所述感测信号电压被拉扯，导致另一位置的像素无法写入准确的信号，出现串扰的问题。问题。问题。

【技术实现步骤摘要】
一种像素电路及显示面板


[0001]本专利技术涉及显示
，尤其涉及一种像素电路及具有该像素电路的显示面板。

技术介绍

[0002]大尺寸AMOLED显示屏，大都使用3T1C像素电路。如附图1所示，但这种电路在实际使用中，有一定弊端。比如在充电过程中，第一控制信号WR和第二控制信号RD都为高(high)电压，第一晶体管、第二晶体管都打开，第二晶体管打开写入Data信号到Vg点，第三晶体管打开使Vs点接收感测信号线的信号，这样可在第一晶体管形成Vgs电压，通过调整Vgs电压的大小来控制第一晶体管打开的电流，从而显示特定的亮度。然而在充电过程中，当Vg点电压上升到一定时，所述第一晶体管即已处于导通状态，因所述第一晶体管连着第一电源线Vdd，导致所述第一晶体管流过电流，从而Vs点电压会被拉扯。因感测信号线Sensing在系统端共用同一基底，进而影响到另一位置的像素无法写入准确的信号，导致出现Crosstalk(串扰)。

技术实现思路

[0003]本专利技术提供一种像素电路，在第一晶体管与第一电源线Vdd之间加入一个由EN信号控制的第四晶体管，避免充电时第一电源线Vdd的电压拉扯Vs点的电压，影响充电准确性，解决Vs点电压被拉扯，导致另一位置的像素无法写入准确的信号，出现Crosstalk的问题。
[0004]为解决上述问题，本专利技术提供的技术方案如下：
[0005]本申请实施例提供一种像素电路，包括：
[0006]存储电容，用于存储第一充电电压和第二充电电压；
[0007]第一晶体管，传输第一电源线上的第一电源电压，并基于所述第一充电电压和所述第二充电电压产生驱动电流；
[0008]第二晶体管，基于第一控制信号向所述存储电容一端提供数据线传输的所述第一充电电压；
[0009]第三晶体管，基于第二控制信号向所述存储电容另一端提供感测线传输的所述第二充电电压；
[0010]第四晶体管，基于第三控制信号阻止所述电源电压在所述存储电容充电时影响所述第二充电电压；
[0011]发光元件，基于所述驱动电流进行发光。
[0012]在本申请实施例所述的像素电路中，所述第四晶体管为N型晶体管，在所述存储电容充电时，所述第三控制信号为低电位。
[0013]在本申请实施例所述的像素电路中，所述第二晶体管和所述第三晶体管均为P型晶体管时，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。
[0014]在本申请实施例所述的像素电路中，所述第四晶体管为P型晶体管，在所述存储电容充电时，所述第三控制信号为高电位。
[0015]在本申请实施例所述的像素电路中，所述第二晶体管和所述第三晶体管均为N型晶体管，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。
[0016]在本申请实施例所述的像素电路中：
[0017]所述第二晶体管包括接收所述第一控制信号的栅极，接收所述第一充电电压的漏极，以及与所述存储电容一端连接的源极；
[0018]所述第三晶体管包括与所述第二控制信号相连的栅极，接收所述第二充电电压的漏极，以及与所述存储电容另一端连接的源极。
[0019]在本申请实施例所述的像素电路中：
[0020]所述第一晶体包括与所述存储电容一端连接的栅极，与所述第四晶体管相连的漏极，以及与所述存储电容另一端连接的源极；
[0021]所述第四晶体管包括与所述第三控制信号连接的栅极，与驱动电流提供端连接的漏极，以及与所述第一晶体管的漏极连接的源极。
[0022]在本申请实施例所述的像素电路中：
[0023]所述第一晶体包括与所述存储电容一端连接的栅极，与所述驱动电流提供端相连的漏极，以及与所述第四晶体管连接的源极；
[0024]所述第四晶体管包括与所述第三控制信号连接的栅极，与所述第一晶体管源极端连接的漏极，以及与所述存储电容另一端连接的源极。
[0025]本申请其他实施例中还提供一种像素电路，包括：
[0026]发光元件，所述发光元件的一端连接于第一电源线，所述发光元件的另一端连接于第二电源线；
[0027]第一晶体管，所述第一晶体管的源极连接于所述发光元件的所述一端，所述第一晶体管的漏极连接于所述第一电源线；
[0028]第二晶体管，串联在数据线和第一晶体管的栅极之间；
[0029]第三晶体管，串联在感测线和所述第一晶体管的源极之间，；
[0030]第四晶体管，串联在所述第一电源线和所述第一晶体管的所述源极之间；
[0031]存储电容，一端连接于所述第一晶体管的所述栅极，另一端连接于所述第一晶体管的所述源极。
[0032]本申请其他实施例中还提供一种显示面板，包括以上所述的像素电路。
[0033]本专利技术的有益效果为：本专利技术提供一种像素电路及具有该像素电路的显示面板，由于在该像素电路中的所述第一晶体管与所述第一电源线Vdd之间加入了一个由EN信号控制的所述第四晶体管，使得充电时所述第一晶体管处于关断状态，避免了充电时所述第一电源线Vdd的电压拉扯所述Vs点的电压，影响充电准确性，解决了所述Vs点电压被拉扯，导致另一位置的像素无法写入准确的信号，出现串扰的问题。
附图说明
[0034]为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是专利技术的一些
实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1为现有技术中像素电路的示意图；
[0036]图2为现有技术中像素电路充电波形示意图；
[0037]图3为本专利技术一实施例提供的像素电路示意图；
[0038]图4为图3所示实施例提供的像素电路的时序图；
[0039]图5为图3所示实施例提供的像素电路的时序图。
[0040]图6为本专利技术一实施例提供的像素电路示意图。
[0041]图7为图6所示实施例提供的像素电路的时序图。
具体实施方式
[0042]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0043]虽然在这里使用术语“第一”、“第二”、“第三”等来描述各种元件，但是，这些元件并不受到这些术语的限制。
[0044]请参阅图1，在现有技术中，以3T1C电路作为示例，像素电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、电容Cst以及发光器件，需要注意的是，本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素电路，其特征在于，包括：存储电容，用于存储第一充电电压和第二充电电压；第一晶体管，传输第一电源线上的第一电源电压，并基于所述第一充电电压和所述第二充电电压产生驱动电流；第二晶体管，基于第一控制信号向所述存储电容一端提供数据线传输的所述第一充电电压；第三晶体管，基于第二控制信号向所述存储电容另一端提供感测线传输的所述第二充电电压；第四晶体管，基于第三控制信号阻止所述电源电压在所述存储电容充电时影响所述第二充电电压；发光元件，基于所述驱动电流进行发光。2.根据权利要求1所述的像素电路，其特征在于，所述第四晶体管为N型晶体管，在所述存储电容充电时，所述第三控制信号为低电位。3.根据权利要求2所述的像素电路，其特征在于，所述第二晶体管和所述第三晶体管均为P型晶体管时，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。4.根据权利要求1所述的像素电路，其特征在于，所述第四晶体管为P型晶体管，在所述存储电容充电时，所述第三控制信号为高电位。5.根据权利要求4所述的像素电路，其特征在于，所述第二晶体管和所述第三晶体管均为N型晶体管时，所述第一控制信号、所述第二控制信号和所述第三控制信号为同一信号。6.根据权利要求1所述的像素电路，其特征在于：所述第二晶体管包括接收所述第一控制信号的栅极，接收所述第一充电电压的漏极，以及与所述存储电容一端连接的源极；所述第三晶体管包括与所述...

【专利技术属性】
技术研发人员：刘建欣，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：