延迟装置和电源装置制造方法及图纸

本发明专利技术的延迟装置，能够不必增加电路规模，就能获得高分辨能力的装置。其是将具有周期性的信号进行输入，仅延迟规定时间Ｔ↓［０］进行输出的延迟装置，其设有：将信号在规定周期Ｔ↓［ｓ］中进行脉冲调制的脉冲调制电路；用于存储通过脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；根据保存在记忆电路中的数据，推算出自某一时点始至规定时间Ｔ↓［０］之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路。

【技术实现步骤摘要】

本专利技术涉及的是延迟装置和电源装置。为了得到电压、电流等的波形在任意时间T0前的至，通过附图说明图10(A)所示的延迟要素(无效时间要素)，可以将电压、电流等的波形仅延迟以时间T0。而且，在此，S是拉普拉斯运算子。另外，在实现离散时间运转的延迟要素的情况下，使用如图10(B)所示的延迟要素。在此，Z作为Z变换运算子，N表示信号的顺序，设置使TO＝Ts×N。在实现如图10(B)所示延迟要素的情况下，例如，如特开平05-225319号公报的请求范围及概要书所示，是设置有多个移位寄存器，通过循环的将时间系列数据输入这些多个移位寄存器中的数据延迟方法。另外，如图11所示，是将通过A/D(Analog to Digital)变换器101脉冲调制所得的数据，存储在RAM(Random Access Memory)104中，在经过规定时间T0后，通过I/F(Interface)105输出的方法。该例是由A/D变换器101、CPU(Central Processing Unit)102、ROM(Read Only Memory)103、RAM104、I/F105组成的。输入在A/D变换器107的波形，在规定周期TS上进行脉冲调制，并通过CPU102，按顺序的储存入RAM104中。储存在RAM104中的数据在由脉冲调制起经过规定时间T0后，通过CPU102按顺序的被读出，并通过I/F105输出。上述运转，能够延迟T0将输入波形输出。但是，特开平05-225319号公报所示的方法存在有为了提高输出数据的分辨能力而必须设置大量移位寄存器，从而导致电路规模变大的问题。另一方面，如图11所示的方法，为了提高分辨能力，必须缩短脉冲调制的周期TS，但是缩短脉冲调制的周期TS后，因为必须增加RAM104的记忆容量，所以也存在有必须增加电路规模的问题。本专利技术根据上述事项，目的在于提供一种能够不必增加电路规模，就能获得高分辨能力的延迟装置以及利用该延迟装置的电源装置。为了达成上述目的，本专利技术的一种延迟装置，其是将具有周期性的信号进行输入，仅延迟规定时间T0进行输出的，其设有将具有周期性的信号在规定周期TS中进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；根据保存在上述记忆电路中的数据，推算出自某一时点始至规定时间T0之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路因此，不必增加电路规模，就能够提供高分辨能力的延迟装置。另外，在上述基础上，所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的M(M＞1)个的数据，通过(M-1)次式进行插值，推算出上述规定时间T0之前的信号值。因此，即使凭借少量的数据也能够进行正确的推算。另外，在上述基础上，所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的4个数据，通过3次式进行插值，推算出上述规定时间T0之前的信号值。因此，能够得到近似于理想波形的输出信号。另外，在上述基础上，其还设有测定上述信号的周期的测定电路；和，对应于上述测定电路的检测结果，再次设置上述推算电路用来推算信号值的参数值的再设置手段。因此，即使信号周期发生变化，也能够正确地进行推算。另外，在上述基础上，所说的脉冲调制电路以较上述记忆电路的存储周期短的周期进行脉冲调制，并还设有对由上述脉冲调制电路被脉冲调制了的数据，进行滤波处理的滤波电路。因此，能够防止混淆现象的发生。另外，本专利技术的一种电源装置，其是设有能够输入商用电源的电压或者电流的检出信号，延迟以商用电源的电压或者电流的周期、或者该周期的整数倍的规定时间T0输出的延迟装置的电源装置，其还设有在较商用电源的电压或者电流的周期、或者该周期的整数倍的规定时间T0的周期TS上，将商用电源的电压或者电流的检出信号进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一段时间内被脉冲调制了的数据的记忆电路；根据存储在记忆电路的数据，推算出自某一时点始至上述规定时间T0之前，在脉冲调制与脉冲调制之间的时点上的检出信号值的推算电路；根据上述推算电路而得的值，控制电源装置内部电路的控制电路。因此，在所谓的切换电源、无间断电源等电源装置中，能够实现以少量的存储容量满足控制所需分辨能力的延迟要素。本专利技术的效果是提供一种不必增加电路规模，就能够获得高分辨能力的延迟装置以及利用该延迟电路的电源装置。以下，参照附图，对本专利技术的实施形态1进行说明。图1是表示本专利技术实施形态的构成例的电路图。如图所示，本专利技术实施形态的电源装置的组成有延迟电路10、UPS(UninterruptiblePower Supply System)控制电路20、和UPS21。延迟电路10由A/D变换器11、DSP(Digital Signal Processor)12、ROM13、RAM14、I/F15构成，例如，将由UPS控制电路20控制的UPS21的输出电压作为输入信号进行输入，并延迟规定时间T0后输出。在此，作为幅度-脉冲变换电路的A/D变换器11，在规定周期TS上对UPS21的输出电压或者输出电流进行脉冲调制，并转化为数码数据输出。推算电路、测定电路、再次设置手段、以及作为滤波电路的DSP12，对由A/D变换器11输出的数码数据进行规定的演算处理后输出。ROM23储存有DSP12所执行的程序。作为存储电路的RAM14，在DSP12进行规定的处理时，临时保存处理过程中的数据。作为输出电路的I/F15将由DSP12输出的数据提供给UPS控制电路20。UPS21是所谓的无间断电源装置，在其内部设置有电池，在发生停电的情况下，将电池内的电力转换为交流电力输出。UPS控制电路20是控制UPS21的控制电路，其与由延迟电路10输出的信号相对应，例如，在有多台UPS并联运转的情况下，当任意一台UPS处于运转不良时，执行对该UPS有选择性遮断的选择遮断控制等。在此，是在UPS21的外部设置延迟电路10和UPS控制电路20的，但是也可以在UPS21的内部设置延迟电路10和UPS控制电路20。接着，就上述实施形态的运转情况进行说明。图2所示的是脉冲调制周期TS、拉长间隔后的脉冲调制周期TSS、延迟时间TO之间关系的图。在图中，周期性反复的波形表示的是UPS21的输出电流的例。脉冲调制周期TS表示的是，A/D变换器11将输入信号进行脉冲调制的周期。拉长间隔后的脉冲调制周期TSS表示的是，将由A/D变换器11进行脉冲调制了的数据，通过DSP12按一定比例拉长间隔后的实质脉冲调制周期。延迟时间TO表示的是，使数据即将延迟的时间，在本实施例中，表示的是由t＝0到设置有符号42的位置为止的时间。设置拉长间隔率为m，拉长间隔后的脉冲调制周期TSS与脉冲调制周期TS之间满足下列关系。而且，在图2所示实施例中，m＝5。TSS＝m·TS(公式1)在此，对主分割数N进行如下定义。而且，floor[]是最小限额函数(即floor函数)，是小于等于舍去括号内数字小数点的整数的函数。在由t＝0时的信号值(图2中符号45所示值)求出TO之前的信号值(图2中符号42所示值)的情况下，因为符号42的位置是位于脉冲调制点的中间，所以不存在数据。本文档来自技高网...

【技术保护点】
一种延迟装置，其是将具有周期性的信号进行输入，仅延迟规定时间Ｔ↓［０］进行输出的，其设有：将具有周期性的信号在规定周期Ｔ↓［Ｓ］中进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记 忆电路；根据保存在上述记忆电路中的数据，推算出自某一时点始至规定时间Ｔ↓［０］之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路。

【技术特征摘要】
JP 2003-11-26 2003-3952321.一种延迟装置，其是将具有周期性的信号进行输入，仅延迟规定时间T0进行输出的，其设有将具有周期性的信号在规定周期TS中进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；根据保存在上述记忆电路中的数据，推算出自某一时点始至规定时间T0之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路。2.如权利要求1所述的延迟装置，其特征在于所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的M(M＞1)个的数据，通过(M-1)次式进行插值，推算出上述规定时间T0之前的信号值。3.如权利要求1所述的延迟装置，其特征在于所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的4个数据，通过3次式进行插值，推算出上述规定时间T0之前的信号值。4.如权利要求1所述的延迟装置，其特征在于其还...

【专利技术属性】
技术研发人员：小松崎义浩，
申请(专利权)人：电盛兰达株式会社，
类型：发明
国别省市：JP[日本]