时间数字转换系统技术方案

本发明专利技术提供一种时间数字转换系统，至少包括延时模块、量化模块及数据处理模块；延时模块包括级联的粗延时锁相环和细延时锁相环，量化模块包括一路起始信号量化单元和至少一路终止信号量化单元，起始信号量化单元和终止信号量化单元的电路结构相同，均包括一级初量化电路、二级粗量化电路、同步电路和三级细量化电路。通过本发明专利技术提供的时间数字转换系统，解决了现有采用FPGA实现TDC时，因FPGA的本征延时大导致难以达到10皮秒量级精度的问题。时大导致难以达到10皮秒量级精度的问题。时大导致难以达到10皮秒量级精度的问题。

【技术实现步骤摘要】
时间数字转换系统


[0001]本专利技术涉及芯片设计领域，特别是涉及一种时间数字转换系统。

技术介绍

[0002]高精度(纳秒下，通常指100皮秒之1皮秒甚至亚皮秒)时间测量采用常规计量仪器如计数器无法实现，而时间数字转换(TDC)技术采用集成电路将时间间隔转换成二进制数字输出，可以获得很高精度。
[0003]目前TDC的一种实现方式是：利用可编程阵列(FPGA)片内延时单元搭建多路延时链路对到达脉冲进行采样，对采样结果数据在FPGA内或输出片外进行后处理，可以实现皮秒级的测量精度。
[0004]但由于FPGA本征延时较大，单路延时链路难以达到10皮秒量级精度，要获得更高测量精度，就必须消耗更多硬件资源来搭建多路延时链路，导致功耗与成本迅速增加。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种时间数字转换系统，用于解决现有采用FPGA实现TDC时，因FPGA的本征延时大导致难以达到10皮秒量级精度的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种时间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时间数字转换系统，其特征在于，所述时间数字转换系统至少包括延时模块、量化模块及数据处理模块；所述延时模块包括级联的粗延时锁相环和细延时锁相环，所述粗延时锁相环用于根据粗延时值对参考时钟进行多级延时并产生多相时钟，所述细延时锁相环用于根据细延时值对所述粗延时锁相环输出的任意相邻两相时钟分别进行延时并使总延时时间相同，以基于延时后两个时钟的相位差产生控制电压；所述量化模块包括一路起始信号量化单元和至少一路终止信号量化单元，所述起始信号量化单元和所述终止信号量化单元的电路结构相同，均包括一级初量化电路、二级粗量化电路、同步电路和三级细量化电路；其中，所述一级初量化电路连接所述粗延时锁相环的输出端，用于统计待测信号上升沿到达前第一相多相时钟上升沿的个数；所述二级粗量化电路连接所述粗延时锁相环的输出端，用于测量待测信号上升沿到达前第一相多相时钟的最后一个上升沿与待测信号上升沿到达后多相时钟的第一个上升沿之间的时间差，并以此产生粗量化码；所述同步电路连接所述粗延时锁相环的输出端和所述二级粗量化电路的输出端，用于提取待测信号的上升沿与其后的多相时钟的第一个上升沿之间的时间差，并作为提取信号送至所述三级细量化电路；所述三级细量化电路连接所述细延时锁相环的输出端和所述同步电路的输出端，用于在所述控制电压的控制下，测量待测信号的上升沿与其后的多相时钟的第一个上升沿之间的时间差，并以此产生细量化码；所述数据处理模块连接各级量化电路的输出端，用于对各级量化电路的输出进行数据处理，以得到终止信号相对于起始信号的时间差。2.根据权利要求1所述的时间数字转换系统，其特征在于，所述粗延时锁相环至少包括输入缓冲级、压控粗延时单元、第一鉴频鉴相器、第一电荷泵及第一环路滤波器；所述输入缓冲级用于对所述参考时钟进行缓冲后分两路输出；所述压控粗延时单元连接所述输入缓冲级的一输出端，用于在延时调控电压的控制下，根据粗延时值对所述参考时钟进行多级延时并产生多相时钟；所述第一鉴频鉴相器连接所述输入缓冲级的另一输出端和所述压控粗延时单元的最后一级输出，用于在粗延时使能信号有效时，比较参考时钟和反馈时钟的相位并产生二者的相位差；所述第一电荷泵连接所述第一鉴频鉴相器的输出端，用于将所述相位差转换为所述延时调控电压；所述第一环路滤波器连接所述第一电荷泵的输出端，用于滤除所述延时调控电压中的高频噪声。3.根据权利要求2所述的时间数字转换系统，其特征在于，所述粗延时锁相环还包括粗解除锁定单元，连接所述第一电荷泵的输出端，用于在所述粗延时使能信号无效时，将所述延时调控电压拉至工作电压。4.根据权利要求2或3所述的时间数字转换系统，其特征在于，所述粗延时锁相环还包括第一冗余匹配单元及第二冗余匹配单元；
所述第一冗余匹配单元连接于所述输入缓冲级的输出端和所述压控粗延时单元中第一级延时的输入端之间，用于对所述压控粗延时单元中第一级延时进行冗余匹配；所述第二冗余匹配单元连接于所述第一冗余匹配单元的输出端和所述压控粗延时单元中最后一级延时的输出端之间，用于对所述压控粗延时单元中最后一级延时进行冗余匹配。5.根据权利要求1所述的时间数字转换系统，其特征在于，所述细延时锁相环至少包括：第一压控细延时单元、第二压控细延时单元、第二鉴频鉴相器、第二电荷泵及第二环路滤波器；所述第一压控细延时单元连接所述粗延时锁相环输出的任一相多相时钟，用于经过大小为(粗延时值/细延时值+1)*Cload的负载进行延时并产生第一延时时钟；所述第二压控细延时单元连接所述粗延时锁相环输出的任一相多相时钟的下一相多相时钟，用于经过大小为1*Cload的负载进行延时并产生第二延时时钟；所述第二鉴频鉴相器连接所述第一压控细延时单元的输出端和所述第二压控细延时单元的输出端，用于在细延时使能信号有效时，比较所述第一延时时钟和所述第二延时时钟的相位并产生二者的相位差；所述第二电荷泵连接所述第二鉴频鉴相器的输出端，用于将所述相位差转换为所述控制电压；所述第二环路滤波器连接所述第二电荷泵的输出端，用于滤除所述控制电压中的高频噪声；其中，Cload为实现延时时间为细延时值的负载电容大小。6.根据权利要求5所述的时间数字转换系统，其特征在于，所述细延时锁相环还...

【专利技术属性】
技术研发人员：杨灿美，陈林林，李文嘉，
申请(专利权)人：芯思原微电子有限公司，
类型：发明
国别省市：