用于确认互连线接触高阻的测试方法技术

本发明专利技术提供了一种用于确认互连线接触高阻的测试方法，包括以下步骤：S1、在一失效样品对应的版图上获取待分析路径，所述失效样品已研磨至当层；S2、在所述失效样品的目标区域上镀上一层保护层；S3、在所述失效样品上形成两个测试通道，两个测试通道分别由所述保护层向下延伸至所述待分析路径的两个测试端口处；S4、采用两针法进行纳米探针测试，将纳米探针伸入所述测试通道并与对应的所述测试端口接触，以确定失效样品的互连线接触高阻位置。通过特殊的样品处理方法以及纳米探针设备的测试特点，能够直接对失效路径上进行测量，从而在怀疑有高阻的互连线上寻找失效位置，找出样品的失效原因，从而推动工艺的改善。从而推动工艺的改善。从而推动工艺的改善。

【技术实现步骤摘要】
用于确认互连线接触高阻的测试方法


[0001]本专利技术涉及集成电路失效分析
，尤其涉及一种用于确认互连线接触高阻的测试方法。

技术介绍

[0002]在集成电路的制造过程中，由于缺陷而导致的失效模式各式各样。例如，短路失效、断路失效或高阻失效等。为了了解这些缺陷，并加以预防，需要对这些失效模式加以分析。芯片的一些失效是由于互连线接触高阻造成的，但对于如何在电性上进行验证和排除高阻的问题，对于实际的芯片存在很大的困难。例如，芯片中不同区域互连线交互复杂，没有固定的测试端用于测试特定路径的电阻；而常用的定位芯片后段失效位置的分析方法(如VC、EBAC、layer by layer check等)对于高阻而非短路或断路的失效，无法定位到失效位置。
[0003]以EBAC(Electron Beam Absorbed Current，电子束吸收电流)测试为例，EBAC测试是一种有效的后段缺陷检测方法，在进行EBAC测试时，需要将待测样品放在扫描电子显微镜(Scanning Electron Microscope，简称SEM)中，电子束照射到所述芯片的表面，纳米探针(Nano Prober)接触待测样品的测试点(node)，纳米探针可以探测到电流的强弱，从而判断后段互连层中的缺陷，包括断路(open)、短路(bridge)等。
[0004]当知道失效路径的情况下，传统方法是将待测样品磨到当层，然后进行EBAC测试，但在实际测量中发现，高阻失效的路径上仍然有电流通过，EBAC测试结果对应路径上没有看到明显异常，所以仍不能确定高阻的位置，这时候通常会挑选一个比较怀疑的Via(金属层之间的通孔)进行TEM分析。但因为路径很多，这种情况找出问题根源的可能性比较低，且难度较大。

技术实现思路

[0005]本专利技术的目的在于提供一种用于确认互连线接触高阻的测试方法，能够高效地在怀疑有高阻的互连线上寻找失效位置，找出样品的失效原因，从而推动工艺的改善。
[0006]为了达到上述目的，本专利技术提供了一种用于确认互连线接触高阻的测试方法，包括以下步骤：
[0007]S1、在一失效样品对应的版图上获取待分析路径，所述失效样品已研磨至当层；
[0008]S2、在所述失效样品的目标区域上镀上一层保护层；
[0009]S3、在所述失效样品上形成两个测试通道，两个测试通道分别由所述保护层向下延伸至所述待分析路径的两个测试端口处；
[0010]S4、采用两针法进行纳米探针测试，将纳米探针伸入所述测试通道并与对应的所述测试端口接触，以确定所述失效样品的互连线接触高阻位置。
[0011]可选的，所述S2中，通过聚焦离子束在所述失效样品的目标区域上镀上所述保护层。
[0012]可选的，所述保护层的材料为二氧化硅或氮化硅。
[0013]可选的，所述S3中，通过聚焦离子束在所述失效样品上进行刻蚀形成所述测试通道。
[0014]可选的，通过聚焦离子束在所述失效样品上进行刻蚀时，露出所述互连线的上表面。
[0015]可选的，所述S4中，采用两针法进行纳米探针测试时，所述测试方法具体包括：
[0016]在两个所述测试端口中的其中一个测试端口加扫描电压，并置另一测试端口的电压为零。
[0017]可选的，所述S4中，确定所述失效样品的互连线接触高阻位置的方法包括：
[0018]S41、通过对两个所述测试端口进行测试，获取所述待分析路径的电流值；
[0019]S42、根据所述电流值，获取所述待分析路径的电阻值；
[0020]S43、当所述待分析路径的电阻值大于预设电阻值时，判断所述待分析路径处于高阻状态；否则，所述待分析路径处于正常状态。
[0021]可选的，所述S4中，确定所述失效样品的互连线接触高阻位置的方法包括：
[0022]S51：将一未失效样品作为参考样品，并获取所述参考样品中与所述目标样品的所述待分析路径相同的路径作为参考路径，获取所述参考路径的参考电性结果；
[0023]S52：检测所述目标样品的所述待分析路径的实际电性结果；
[0024]S53，当所述目标样品的所述待分析路径的所述实际电性结果与所述参考路径的所述参考电性结果存在差异时，确定所述目标样品的所述待分析路径处于高阻状态。
[0025]可选的，所述扫描电压的范围为0～1.2V。
[0026]可选的，所述测试端口为金属层或相邻金属层之间的通孔。
[0027]本专利技术提供了一种用于确认互连线接触高阻的测试方法，通过特殊的样品处理方法以及纳米探针设备的测试特点，能够直接对失效路径上进行测量，进而高效地在怀疑有高阻的互连线上寻找失效位置，找出样品的失效原因，从而推动工艺的改善。
附图说明
[0028]图1为本专利技术实施例提供的用于确认互连线接触高阻的测试方法的步骤图；
[0029]图2为本专利技术实施例提供的待分析路径和高阻的示意图；
[0030]图3为本专利技术实施例提供的在目标区域上镀保护层的示意图；
[0031]图4为本专利技术实施例提供的形成测试通道的示意图；
[0032]图5为本专利技术实施例提供的互连线接触高阻的测试示意图；
[0033]图6
‑
图7为本专利技术实施例提供的单个Via的测试示意图；
[0034]其中，附图标记为：
[0035]10
‑
高阻；20
‑
金属层；30
‑
通孔；40
‑
保护层；50
‑
测试通道；60
‑
纳米探针。
具体实施方式
[0036]下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0037]图1为本专利技术实施例提供的用于确认互连线接触高阻的测试方法的步骤图；图2为本专利技术实施例提供的待分析路径和高阻的示意图；图3为本专利技术实施例提供的在目标区域上镀保护层的示意图；图4为本专利技术实施例提供的形成测试通道的示意图；图5为本专利技术实施例提供的互连线接触高阻的测试示意图；图6
‑
图7为本专利技术实施例提供的单个Via的测试示意图。
[0038]如图1所示，本实施例提供了一种用于确认互连线接触高阻的测试方法，包括以下步骤：
[0039]S1、在一失效样品对应的版图上获取待分析路径，所述失效样品已研磨至当层；
[0040]S2、在所述失效样品的目标区域上镀上一层保护层；
[0041]S3、在所述失效样品上形成两个测试通道，两个测试通道分别由所述保护层向下延伸至所述待分析路径的两个测试端口处；
[0042]S4、采用两针法进行纳米探针测试，将纳米探针伸入所述测试通道并与对应的所述测试端口接触，以确定所述失效样本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于确认互连线接触高阻的测试方法，其特征在于，包括以下步骤：S1、在一失效样品对应的版图上获取待分析路径，所述失效样品已研磨至当层；S2、在所述失效样品的目标区域上镀上一层保护层；S3、在所述失效样品上形成两个测试通道，两个测试通道分别由所述保护层向下延伸至所述待分析路径的两个测试端口处；S4、采用两针法进行纳米探针测试，将纳米探针伸入所述测试通道并与对应的所述测试端口接触，以确定所述失效样品的互连线接触高阻位置。2.如权利要求1所述的用于确认互连线接触高阻的测试方法，其特征在于，所述S2中，通过聚焦离子束在所述失效样品的目标区域上镀上所述保护层。3.如权利要求2所述的用于确认互连线接触高阻的测试方法，其特征在于，所述保护层的材料为二氧化硅或氮化硅。4.如权利要求1所述的用于确认互连线接触高阻的测试方法，其特征在于，所述S3中，通过聚焦离子束在所述失效样品上进行刻蚀形成所述测试通道。5.如权利要求4所述的用于确认互连线接触高阻的测试方法，其特征在于，通过聚焦离子束在所述失效样品上进行刻蚀时，露出所述互连线的上表面。6.如权利要求1所述的用于确认互连线接触高阻的测试方法，其特征在于，所述S4中，采用两针法进行纳米探针测试时，所述测试方法具体包括：在两个所述测试端口中的其中一个测试端口...

【专利技术属性】
技术研发人员：赵新伟，丁德建，段淑卿，高金德，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：