SONOS器件的制造方法和SONOS器件技术

本发明专利技术提供一种SONOS器件的制造方法和SONOS器件，提供衬底，衬底上形成有依次彼此相邻的cell区、第一至第三器件区；在衬底上形成第二栅氧化层，第二栅氧化层包括由下而上堆叠的底部氧化层、氮化层和顶部氧化层；刻蚀去除cell区的第二栅氧化层，在衬底上淀积覆盖cell区和第二栅氧化层的第四栅氧化层；刻蚀去除第一器件区的第二栅氧化层和第四栅氧化层，之后形成覆盖第一器件区的第一栅氧化层；刻蚀去除第二器件区和第三器件区的顶部氧化层和氮化层；刻蚀去除第三器件区上的底部氧化层，之后在第三器件区上形成第三栅氧化层。本发明专利技术的SONOS器件中，在每个器件区的表面分别形成有不同的栅氧化层，实现了不同器件栅氧化层的共存，提升了器件的速度和可靠性。提升了器件的速度和可靠性。提升了器件的速度和可靠性。

【技术实现步骤摘要】
SONOS器件的制造方法和SONOS器件


[0001]本专利技术涉及半导体
，特别是涉及一种SONOS器件的制造方法和SONOS器件。

技术介绍

[0002]嵌入式闪存(embedded flash,E
‑
Flash)是把闪存嵌入到CMOS(Complementary Metal
‑
Oxide
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Semiconductor Transistor)上，形成SOC(System on a Chip)。嵌入式SONOS(Silicon
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Oxide
‑
Nitride
‑
Oxide
‑
Silicon)闪存是基于现有逻辑平台将SONOS flash嵌入到逻辑平台。SONOS器件包含选择管(SG)和存储管(CG)，即SG区和Cell(单元)区。
[0003]现有CMOS中，使用的核心器件的阈值电压为1.1V，而IO(输入输出)器件的阈值电压为2.5V和3.3V两种，且无法并存。而现有SONOS中，使用2.5V作为选择管(SG)和IO器件的工作电压。但在实际应用中，为了提高运算速度，会使用更低的工作电压，如1.8V，而为了提高可靠性，会使用更高的工作电压，如3.3V。所以会在2.5V的SG上使用非2.5V的工作电压，进而导致器件的寿命衰减。不同器件栅氧化层的无法共存实际上是制约了器件速度和可靠性的共存。

技术实现思路

[0004]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种SONOS器件的制造方法和SONOS器件，用于解决现有技术中不同器件栅氧化层的无法共存，制约了器件速度和可靠性的问题。
[0005]为实现上述目的及其他相关目的，本专利技术提供一种SONOS器件的制造方法包括：
[0006]步骤一、提供衬底，所述衬底上形成有依次彼此相邻的cell区、第一器件区、第二器件区和第三器件区；
[0007]步骤二、在所述衬底上形成覆盖所述cell区、所述第一至第三器件区的第二栅氧化层，所述第二栅氧化层包括由下而上堆叠的底部氧化层、氮化层和顶部氧化层；
[0008]步骤三、刻蚀去除所述cell区上方的所述第二栅氧化层，之后在所述衬底上淀积覆盖所述cell区和所述第二栅氧化层的第四栅氧化层；
[0009]步骤四、刻蚀去除所述第一器件区上方的所述第二栅氧化层和所述第四栅氧化层，之后形成覆盖所述第一器件区的第一栅氧化层；
[0010]步骤五、刻蚀去除所述第二器件区和所述第三器件区的顶部氧化层和氮化层；
[0011]步骤六、刻蚀去除所述第三器件区上的所述底部氧化层，之后在所述第三器件区上形成第三栅氧化层。
[0012]优选地，步骤一中的所述第一器件区的器件的阈值电压为3.3V。
[0013]优选地，步骤一中的所述第二器件区的器件的阈值电压为2.5V。
[0014]优选地，步骤一中的所述第三器件区器件的阈值电压为1.1V。
[0015]优选地，步骤一中所述第一至第三器件区包含闪存器件或逻辑器件。
[0016]优选地，步骤三至步骤六中的所述刻蚀为干法刻蚀。
[0017]优选地，步骤三至步骤六中的所述刻蚀为湿法刻蚀。
[0018]优选地，步骤五中所述顶部氧化层和所述氮化层的去除方法为：以第一次刻蚀去除所述顶部氧化层，之后以第二次刻蚀去除所述氮化层，使得所述底部氧化层保留。
[0019]优选地，步骤二至步骤六中的所述第一至第四栅氧化层以炉管形成。
[0020]优选地，步骤二至步骤六中的所述第一至第四栅氧化层以原位水气生成工艺形成。
[0021]一种SONOS器件，可由上述任意步骤的方法形成，包括：
[0022]衬底，所述衬底上形成有依次相邻的cell区和多个器件区；所述cell区和每个所述器件区的表面分别形成有不同的栅氧化层。
[0023]优选地，所述器件区包括阈值电压为3.3V的器件。
[0024]优选地，所述器件区包括阈值电压为2.5V的器件。
[0025]优选地，所述器件区包括阈值电压为1.1V的器件。
[0026]优选地，所述器件为闪存器件或逻辑器件。
[0027]如上所述，本专利技术的SONOS器件的制造方法和SONOS器件，具有以下有益效果：
[0028]本专利技术的SONOS器件中，在每个器件区的表面分别形成有不同的栅氧化层，实现了不同器件栅氧化层的共存，提升了器件的速度和可靠性。
附图说明
[0029]图1显示为本专利技术的工艺流程示意图；
[0030]图2显示为本专利技术的衬底部分结构示意图；
[0031]图3显示为本专利技术形成第二栅氧化层的示意图；
[0032]图4显示为本专利技术A处的结构放大示意图；
[0033]图5显示为本专利技术形成第四栅氧化层的示意图；
[0034]图6显示为本专利技术形成第一栅氧化层的示意图；
[0035]图7显示为本专利技术刻蚀第四栅氧化层、顶部氧化层和氮化层的示意图；
[0036]图8显示为本专利技术刻蚀第三器件区上的底部氧化层的示意图；
[0037]图9显示为本专利技术形成第三栅氧化层的示意图。
具体实施方式
[0038]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0039]请参阅图1，本专利技术提供一种SONOS器件的制造方法包括：
[0040]步骤一，请参阅图2，提供衬底1，衬底1上形成有依次彼此相邻的cell区11、第一器件区12、第二器件区13和第三器件区14；
[0041]应当理解的是，衬底1上也可形成有更多的器件区，在本实施例中仅以第一至第三器件区(12，13，14)进行说明。
[0042]在一种可选的实施方式中，步骤一中的第一器件区12的阈值电压为3.3V。
[0043]在一种可选的实施方式中，步骤一中的第二器件区13的阈值电压为2.5V。
[0044]在一种可选的实施方式中，步骤一中的第三器件区14的阈值电压为1.1V。
[0045]应当理解的是，步骤一中的第一至第三器件区(12，13，14)的阈值电压也可以根据实际产品的需求进行改变，在衬底1上也可形成更多阈值电压不同的器件区。
[0046]在一种可选的实施方式中，步骤一中第一至第三器件为闪存器件或逻辑器件。
[0047]步骤二，请参阅图3，在衬底1上形成覆盖cell区11、第一至第三器件区(12，13，14)的第二栅氧化层131，第二栅氧化层131包括由下而上堆叠的如图4所示的底部氧化层1313、氮化层1312和顶部氧化层1311；
[0048]具体地，第二栅氧化层131可通过例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SONOS器件的制造方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上形成有依次彼此相邻的cell区、第一至第三器件区；步骤二、在所述衬底上形成覆盖所述cell区、所述第一至第三器件区的第二栅氧化层，所述第二栅氧化层包括由下而上堆叠的底部氧化层、氮化层和顶部氧化层；步骤三、刻蚀去除所述cell区上方的所述第二栅氧化层，之后在所述衬底上淀积覆盖所述cell区和所述第二栅氧化层的第四栅氧化层；步骤四、刻蚀去除所述第一器件区上方的所述第二栅氧化层和所述第四栅氧化层，之后形成覆盖所述第一器件区的第一栅氧化层；步骤五、刻蚀去除所述第二器件区和所述第三器件区的顶部氧化层和氮化层；步骤六、刻蚀去除所述第三器件区上的所述底部氧化层，之后在所述第三器件区上形成第三栅氧化层。2.根据权利要求1所述的SONOS器件的制造方法，其特征在于：步骤一中的所述第一器件区的器件的阈值电压为3.3V。3.根据权利要求1所述的SONOS器件的制造方法，其特征在于：步骤一中的所述第二器件区的器件的阈值电压为2.5V。4.根据权利要求1所述的SONOS器件的制造方法，其特征在于：步骤一中的所述第三器件区器件的阈值电压为1.1V。5.根据权利要求1所述的SONOS器件的制造方法，其特征在于：步骤一中所述第一至第三器件区包含闪存器件或逻辑器件。6.根据权利要求1所述的SONOS器件的制造方法，其特征在...

【专利技术属性】
技术研发人员：初靖，蔡彬，黄冠群，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：