制造半导体器件的方法和半导体器件技术

根据本发明专利技术的方面，在制造半导体器件的方法中，形成第一半导体层和第二半导体层交替堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构上方形成第一覆盖层并且在第一覆盖层上方形成第二覆盖层。形成源极/漏极外延层。在形成源极/漏极外延层之后，去除第二覆盖层，从而在源极/漏极外延层和第一覆盖层之间形成间隙，从间隙暴露鳍结构的一部分。去除间隙中的第一半导体层的一部分，从而在第二半导体层之间形成间隔。用第一绝缘材料填充间隔。本发明专利技术实施例涉及制造半导体器件的方法和半导体器件。半导体器件。半导体器件。

【技术实现步骤摘要】
制造半导体器件的方法和半导体器件
[0001]本申请是于2017年11月10日提交的申请号为201711106303.1的名称为“制造半导体器件的方法和半导体器件”的专利技术专利申请的分案申请。


[0002]本专利技术实施例涉及制造半导体集成电路的方法，并且更具体地，涉及制造包括鳍式场效应晶体管(FinFET)和/或全环栅FET的半导体器件的方法和半导体器件。

技术介绍

[0003]随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如多栅极场效应晶体管(FET)(包括fin FET(Fin FET)和全环栅(GAA)FET)的三维设计的发展。在Fin FET中，栅电极邻近沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。因为栅极结构从三个表面包围(包裹)鳍，因此晶体管基本上具有控制穿过鳍或沟道区域的电流的三个栅极。不幸地，沟道区域的底部(第四侧)远离栅电极并且因此不在封闭栅极的控制下。相比之下，在GAA FET中，沟道区域的所有侧面都由栅电极包围，这本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一半导体线，设置在衬底上方；第一源极/漏极区域，与所述第一半导体线的端部接触；栅极介电层，设置在所述第一半导体线的每个沟道区域上并且包裹环绕所述第一半导体线的每个沟道区域；栅电极层，设置在所述栅极介电层上并且包裹环绕所述每个沟道区域；以及第一绝缘间隔件，分别设置在间隔中，所述间隔由邻近的第一半导体线、所述栅电极层和所述第一源极/漏极区域限定，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面垂直对准，覆盖层，设置在所述第一半导体线上方的所述栅电极层的侧壁上，并且所述覆盖层的垂直侧壁与低k介电层直接接触，其中，所述低k介电层设置在所述第一源极/漏极区域上方的层间介电层和所述栅电极层之间，所述低k介电层的位于所述第一源极/漏极区域与所述栅电极层之间的底部的侧壁，与所述端面垂直对准。2.根据权利要求1所述的半导体器件，其中，与所述第一源极/漏极区域接触的所述第一绝缘间隔件的端面与所述第一半导体线和所述第一源极/漏极区域的端部之间的界面垂直对准。3.根据权利要求1所述的半导体器件，其中，在所述第一半导体线之间的第一绝缘间隔件中形成一个或多个空隙。4.一种半导体器件，包括：第一结构，设置在半导体衬底上方；第二结构，设置在所述半导体衬底上方；隔离绝缘层，设置在所述第一结构与所述第二结构之间，其中所述第一结构包括：堆叠的多个半导体线；第一源极/漏极外延层，与所述半导体线的端部接触；第一栅极介电层，设置在所述半导体线中的每个的沟道区域上并且包裹环绕所述沟道区域；第一栅电极层，设置在所述第一栅极介电层上，并且包裹环绕所述半导体线的每个的所述沟道区域；覆盖层，设置在所述沟道区域之上的所述第一栅电极层的部分的侧壁上方；以及绝缘间隔件，设置在相邻的半导体线、所述第一栅电极层和所述第一源极/漏极外延层之间，以及所述第二结构包括：鳍结构，其中第一半导体层和第二半导体层交替堆叠；第二源极/漏极外延层，设置在所述鳍结构的源极/漏极区域上方；第二栅极介电层，设置在所述鳍结构的沟道区域上方；以及第...

【专利技术属性】
技术研发人员：江国诚，王志豪，蔡庆威，程冠伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：