时钟信号动态对齐方法及相位对齐器技术

本发明专利技术公开了一种时钟动态对齐方法以及相位对齐器，所述方法包括：根据原始时钟生成若干离散相位的派生时钟；对输出时钟进行迭代调整，直至输出时钟的上升沿在原始时钟的上升沿和第一派生时钟的上升沿之间；第一派生时钟为与原始时钟相位偏差值最小的派生时钟；在每次迭代调整时，将输出时钟的上升沿与原始时钟以及第一派生时钟进行比对，根据比对结果更新计数值，并根据更新后的计数值从各派生时钟中选定一派生时钟作为选定派生时钟，将选定派生时钟输入至可编程逻辑块阵列，继而从可编程逻辑块阵列末端获取调整后的输出时钟。通过实施本发明专利技术能够根据FPGA的温度或电压变化进行动态补偿，提高输出时钟与原始时钟的相位对齐效果。果。果。

【技术实现步骤摘要】
时钟信号动态对齐方法及相位对齐器


[0001]本专利技术涉及数字芯片设计
，尤其涉及一种时钟动态对齐方法及相位对齐器。

技术介绍

[0002]FPGA是一种可编程器件。FPGA里有可以让用户编程的可编程逻辑块阵列，也有定制化的硬核。有时候硬核产生时钟需要给到可编程逻辑块阵列使用，此时硬核给出的原始时钟信号，一般会先布线到全局/局部时钟驱动器，然后再通过全局/局部时钟网络驱动Fabric(构造，指的是可编程逻辑块阵列)中的用户程序，但是原始时钟信号在可编程逻辑块阵列中会出现延迟，但通常情况下，由于全局/局部时钟驱动器以及可编程逻辑块阵列的延迟，原始时钟信号达到可编程逻辑块阵列末端时其相位已经跟硬核给出时的相位出现了较大的偏差，为解决这一问题现有技术采用PLL(锁相环)来实现相位对齐(在实际操作中一般是将编程逻辑块阵列末端的输出信号的上升沿调整至原始时钟信号上升沿的邻近位置，实现宏观上的相位对齐)，但是PLL是采用固定移动相位的办法，通过提前设定的相移幅度实现固定相移补偿，而原始时钟信号在可编程逻辑块阵列的延迟会随着FPGA的温度或电压而发生本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟动态对齐方法，其特征在于，包括：获取由硬核产生的原始时钟以及在可编程逻辑块阵列末端的输出时钟；根据原始时钟生成若干离散相位的派生时钟；其中，每一派生时钟的相位与所述原始时钟的相位偏差值不同；对输出时钟进行迭代调整，直至输出时钟的上升沿在原始时钟的上升沿和第一派生时钟的上升沿之间；其中，所述第一派生时钟为与原始时钟相位偏差值最小的派生时钟；在每次迭代调整时，将输出时钟的上升沿与原始时钟以及第一派生时钟进行比对，确定输出时钟的上升沿与原始时钟的上升沿以及第一派生时钟的上升沿的相对位置，根据相对位置更新计数值，根据更新后的计数值从各派生时钟中选定一派生时钟作为选定派生时钟，将选定派生时钟输入至可编程逻辑块阵列，继而从可编程逻辑块阵列末端获取调整后的输出时钟。2.如权利要求1所述的时钟动态对齐方法，其特征在于，所述根据原始时钟生成若干离散相位的派生时钟，具体包括：将原始时钟输入依次串联的各延迟单元中，以使各级延迟单元输出对应的派生时钟，获得若干离散相位的派生时钟。3.如权利要求1所述的时钟动态对齐方法，其特征在于，所述将输出时钟的上升沿与原始时钟以及第一派生时钟进行比对，确定输出时钟的上升沿与原始时钟的上升沿以及第一派生时钟的上升沿的相对位置，具体包括：根据输出时钟分别对所述原始时钟以及所述第一派生时钟进行采样，获得第一采样向量；分别根据所述原始时钟和所述第一派生时钟对输出时钟进行采样，获得第二采样向量；根据所述第一采样向量以及所述第二采样向量，确定输出时钟的上升沿与原始时钟的上升沿以及第一派生时钟的上升沿的相对位置。4.如权利要求3所述的时钟动态对齐方法，其特征在于，所述根据所述相对位置更新计数值，具体包括：若输出时钟的上升沿在所述原始时钟的上升沿以及第一派生时钟的上升沿之前，则生成第一脉冲信号，并根据所述第一脉冲信号将计数值加一；若输出时钟的上升沿在所述原始时钟的上升沿以及第一派生时钟的上升沿之后，则生成第二脉冲信号，并根据所述第二脉冲信号将计数值减一；若输出时钟的上升沿在所述原始时钟的上升沿以及第一派生...

【专利技术属性】
技术研发人员：吴林涛，陈利光，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：