锁频环电路、低压降稳压器电路及相关方法技术

公开了一种锁频环(FLL)电路、低压降稳压器电路以及相关方法。示例门驱动器集成电路(100)包括：第一管芯(102)，该第一管芯(102)包括FLL电路(110A)以生成具有第一相位和第一频率的第一时钟信号(230A)、具有第一频率和不同于第一相位的第二相位的第二时钟信号(230B)，并控制多个开关网络(302、304、306、308)以将第一频率增加到第二频率，并基于第二频率生成反馈电压(232)；以及耦合至第一管芯的第二管芯(104)，第二管芯包括低压降(LDO)电路(148)和驱动器(136)，驱动器被配置为基于第一频率控制晶体管(105)，第二管芯被配置为耦合至晶体管，LDO电路用于基于LDO电路的输出电流满足电流阈值而生成通行门电压。流阈值而生成通行门电压。流阈值而生成通行门电压。

【技术实现步骤摘要】
锁频环电路、低压降稳压器电路及相关方法
[0001]相关申请
[0002]该专利源自要求享有在2019年10月11日提交的美国临时专利申请号62/913,895和在2019年10月18日提交的美国临时专利申请号62/923,324的权益的申请。美国临时专利申请号62/913,895和美国临时专利申请号62/923,324特此通过引用整体并入本文。因此，要求美国临时专利申请号62/913,895和美国临时专利申请号62/923,324的优先权。


[0003]本公开总体涉及电路，并且更具体地涉及锁频环电路、低压降稳压器电路以及相关方法。

技术介绍

[0004]锁频环(FLL)为一种用于实现精确振荡器以生成时钟信号的技术，该时钟信号对于集成电路中的过程、电压和温度变化具有增加的稳健性。许多基带通信应用(诸如通用串行总线(USB)应用和时钟数据恢复(CDR)电路)都受益于具有精确时钟频率的时钟参考。
[0005]近年来，由于低压降(LDO)稳压器在便携式、汽车和工业应用中的高效电源管理，其需求一直在增长。许多基于外部电容器的LD本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种门驱动器集成电路，其包括：第一管芯，所述第一管芯包括锁频环电路即FLL电路，所述FLL电路用于：生成具有第一相位和第一频率的第一时钟信号、具有第二相位和所述第一频率的第二时钟信号，所述第一相位不同于所述第二相位；以及控制多个开关网络以将所述第一频率增加到第二频率并基于所述第二频率生成反馈电压；以及第二管芯，所述第二管芯耦合至所述第一管芯，所述第二管芯包括低压降电路和驱动器，所述驱动器被配置为基于所述第一频率控制晶体管，所述第二管芯被配置为耦合至所述晶体管，所述低压降电路用于基于通行门电压生成输出电压，所述低压降电路用于响应于输出电流满足电流阈值而生成所述通行门电压。2.根据权利要求1所述的门驱动器集成电路，其中所述多个开关网络包括第一开关网络、第二开关网络、第三开关网络和第四开关网络，并且所述FLL电路包括：时钟分频器电路，所述时钟分频器电路被配置为生成所述第一时钟信号和所述第二时钟信号，以及频率-电压电路即F2V电路，所述F2V电路包括所述多个开关网络，所述F2V电路被配置为通过以下方式生成所述反馈电压：控制所述第一开关网络和所述第二开关网络以将所述第一频率增加到所述第二频率；以及控制所述第三开关网络和所述第四开关网络以基于所述第一频率和所述第二频率生成所述反馈电压；以及放大器，所述放大器被配置为基于所述反馈电压生成控制信号，所述时钟分频器电路用于基于所述控制信号生成所述第一时钟信号和所述第二时钟信号。3.根据权利要求2所述的门驱动器集成电路，其中所述第一开关网络包括：第一开关，所述第一开关被配置为响应于所述第一时钟信号进行开关；第二开关，所述第二开关耦合至所述第一开关，所述第二开关被配置为响应于所述第二时钟信号进行开关；以及第一电容器，所述第一电容器耦合至所述第一开关和所述第二开关，所述第一电容器用于响应于关断所述第一开关且导通所述第二开关而将电荷输送至第二电容器。4.根据权利要求1所述的门驱动器集成电路，其中所述低压降电路包括电压调节环路，所述电压调节环路包括：第一放大器，所述第一放大器具有第一输入端、第二输入端和第一输出端，所述第一输入端耦合至参考电压；缓冲器，所述缓冲器耦合至所述第一输出端；第二放大器，所述第二放大器具有第三输入端和第二输出端，所述第三输入端耦合至所述缓冲器；电容器，所述电容器耦合至所述第二输出端；第三放大器，所述第三放大器具有第四输入端和第三输出端，所述第四输入端耦合至所述电容器，所述第三输出端耦合至所述缓冲器；以及贝塔电路，所述贝塔电路耦合至所述第二输入端。
5.根据权利要求1所述的门驱动器集成电路，其中所述低压降电路包括电流调节环路，所述电流调节环路包括：第一放大器，所述第一放大器具有第一输入端、第二输入端和第一输出端；第二放大器，所述第二放大器具有第三输入端和第二输出端，所述第二输出端耦合至所述第一输入端；第三放大器，所述第三放大器具有第四输入端和第三输出端，所述第四输入端耦合至所述第三输入端，所述第三输出端耦合至所述第二输入端；第四放大器，所述第四放大器具有第五输入端和第四输出端，所述第五输入端耦合至所述第一输出端和所述第三输出端；第五放大器，所述第五放大器具有第六输入端和第五输出端，所述第六输入端耦合至所述第四输出端；第六放大器，所述第六放大器具有第七输入端和第六输出端，所述第七输入端耦合至所述第五输出端；缓冲器，所述缓冲器具有第八输入端和第七输出端，所述第八输入端耦合至所述第六输出端；以及电容器，所述电容器耦合至所述第三输入端、所述第四输入端、所述第五输出端和所述第七输出端。6.一种锁频环电路，其包括：放大器，所述放大器具有放大器输入端和放大器输出端；振荡器，所述振荡器耦合至所述放大器，所述振荡器具有振荡器输入端和振荡器输出端，所述振荡器输入端耦合至所述放大器输出端；时钟分频器电路，所述时钟分频器电路耦合至所述振荡器，所述时钟分频器电路具有时钟分频器电路输入端和一个或多个时钟分频器电路输出端，所述时钟分频器电路输入端耦合至所述振荡器输出端；以及频率-电压转换器即F2V转换器，所述F2V转换器耦合至所述时钟分频器电路和所述放大器，所述F2V转换器具有F2V转换器输入端和F2V转换器输出端，所述F2V转换器输入端耦合至所述一个或多个时钟分频器电路输出端，所述F2V转换器输出端耦合至所述放大器输入端。7.根据权利要求6所述的锁频环电路，其中所述F2V转换器包括：第一开关网络；第二开关网络，所述第二开关网络耦合至所述第一开关网络；第三开关网络，所述第三开关网络耦合至所述第一开关网络和所述第二开关网络；第四开关网络，所述第四开关网络耦合至所述第一开关网络、所述第二开关网络和所述第三开关网络；电阻器，所述电阻器耦合至所述第一开关网络至所述第四开关网络；以及电容器，所述电容器耦合至所述电阻器和所述第一开关网络至所述第四开关网络。8.根据权利要求7所述的锁频环电路，其中所述电容器为第一电容器，并且所述第一开关网络包括：第一开关，所述第一开关耦合至所述一个或多个时钟分频器电路输出端中的第一时钟
分频器电路输出端；第二开关，所述第二开关耦合至所述第一开关、所述电阻器和所述第一电容器；以及第二电容器，所述第二电容器耦合至所述第一开关和所述第二开关。9.根据权利要求8所述的锁频环电路，其中所述第一开关被配置为响应于具有第一相位的第一时钟信号进行开关，并且所述第二开关被配置为响应于具有与所述第一相位不同的第二相位的第二时钟信号进行开关，所述第一时钟信号来自所述第一时钟分频器电路输出端，所述第二时钟信号来自第二时钟分频器电路输出端。10.根据权利要求7所述的锁频环电路，其中所述电容器为第一电容器，并且其中所述第一开关网络包括：第一开关，所述第一开关被配置为响应于具有第一相位的第一时钟信号进行开关；第二开关，所述第二开关耦合至所述第一开关，所述第二开关被配置为响应于具有不同于所述第一相位的第二相位的第二时钟信号进行开关；以及第...

【专利技术属性】
技术研发人员：B，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：