一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺制造技术

本发明专利技术公开了一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，包括：获取碳化硅EPI衬底；在碳化硅EPI衬底中的N

【技术实现步骤摘要】
一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺


[0001]本专利技术属于功率半导体
，具体涉及一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺。

技术介绍

[0002]功率器件半导体具有耐高压、耐高温等特点，在电力电子
有着广泛的应用。自垂直双扩散金属氧化物半导体型场效应管(Vertical Double
‑
Diffused Metal Oxide Semiconductor Field Effect Transistor，简称VDMOSFET)器件被研发出起，VDMOSFET就以其高开关速度、低开关功耗、低驱动功率、高输入阻抗耐高压等优势在电子领域占据越来越重要的位置。
[0003]近年来由于第三代半导体如SiC、GaN等材料的发展，SiC VDMOSFET在导通电阻、开关时间、开关损耗和散热性能等方面得到巨大提升。SiC VDMOSFET有栅极、源极、漏极三个电极，通过控制栅极的电压来控制VDMOSFET的关断和开启。当栅极电压低于阈值电压时，器件关断；当栅极电压高于阈值电压时，会在栅极下形成反型层导电沟道，器件开启；当栅极电压低于阈值电压时，器件关断。因此，器件的阈值电压稳定性对功率器件的可靠性影响很大。在SiC VDMOSFET器件的制造工艺中，目前采用最多的是对外延层进行多次Al离子注入形成PWELL区，通过调整PWELL区注入Al离子浓度来调节器件的阈值电压。
[0004]但是，现有SiC VDMOSFET器件在形成PWELL区过程中，在PWELL区与外延层的界面处，由于Al离子的多次轰击，并且铝原子比碳原子大得多，外延层中碳化硅的部分碳硅键断裂，碳原子脱离原来的位置，在碳化硅结构中形成空位和间隙，并形成深能级陷阱，这种传统工艺导致的PWELL区与外延层界面处的深能级陷阱会直接影响阈值电压的稳定性。

技术实现思路

[0005]为了解决现有技术中所存在的上述问题，本专利技术提供了一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺。
[0006]本专利技术要解决的技术问题通过以下技术方案实现：
[0007]本专利技术提供了一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，包括：
[0008]选取碳化硅EPI衬底；其中，所述碳化硅EPI衬底包括N+SiC衬底和位于所述N+SiC衬底上的N
‑
SiC外延层；
[0009]在所述N
‑
SiC外延层上生长牺牲氧化层；
[0010]去除所述牺牲氧化层；
[0011]在所述N
‑
SiC外延层上生长SiO2阻挡层；
[0012]在所述SiO2阻挡层两端的上表面光刻出PWELL区的光刻区域，刻蚀掉所述PWELL区的光刻区域内的SiO2阻挡层形成PWELL区的离子注入窗口；
[0013]在所述N
‑
SiC外延层和所述SiO2阻挡层上生长C薄膜层；
[0014]在所述PWELL区的离子注入窗口内的C薄膜层上进行多次离子注入形成PWELL区；
[0015]去除所述PWELL区的离子注入窗口外的所述C薄膜层；
[0016]去除所述SiO2阻挡层；
[0017]在所述PWELL区两端的上表面光刻出P+注入区的离子注入窗口，并在所述P+注入区的离子注入窗口内进行离子注入形成P+注入区；
[0018]在所述PWELL区光刻出N+源区的离子注入窗口，并在所述N+源区的离子注入窗口内进行离子注入形成N+源区；其中，所述N+源区的离子注入窗口与所述P+注入区的离子注入窗口相邻接；
[0019]在所述N
‑
SiC外延层、所述PWELL区、所述P+注入区和所述N+源区上生长氧化层；
[0020]在所述氧化层上生长N型多晶硅薄膜层；
[0021]在所述N型多晶硅薄膜层上光刻出栅极区域，刻蚀掉所述栅极区域外的所述氧化层和所述N型多晶硅薄膜层分别形成栅极氧化层和N型多晶硅栅极。
[0022]在本专利技术一个实施例中，所述在所述N
‑
SiC外延层上生长牺牲氧化层，包括：
[0023]利用热氧化工艺，在所述N
‑
SiC外延层上生长厚度为的所述牺牲氧化层。
[0024]在本专利技术一个实施例中，所述在所述N
‑
SiC外延层上生长SiO2阻挡层，包括：
[0025]利用PECVD工艺，在所述N
‑
SiC外延层上生长厚度为的SiO2阻挡层。
[0026]在本专利技术一个实施例中，所述在所述N
‑
SiC外延层和所述SiO2阻挡层上生长C薄膜层，包括：
[0027]利用磁控溅射工艺在所述N
‑
SiC外延层和所述SiO2阻挡层上生长厚度为的C薄膜层。
[0028]在本专利技术一个实施例中，所述在所述PWELL区的离子注入窗口内的C薄膜层上进行多次离子注入形成PWELL区，包括：
[0029]利用离子注入工艺，在所述PWELL区的离子注入窗口内的C薄膜层上进行3～5次Al离子注入形成PWELL区；其中，每次Al离子注入剂量为5
×
10
16
cm
‑3～5
×
10
18
cm
‑3、注入能量为80Kev～160Kev。
[0030]在本专利技术一个实施例中，所述去除所述PWELL区的离子注入窗口外的所述C薄膜层，包括：
[0031]利用热氧化工艺，去除所述PWELL区的离子注入窗口外的所述C薄膜层。
[0032]在本专利技术一个实施例中，所述在所述P+注入区的离子注入窗口内进行离子注入形成P+注入区，包括：
[0033]利用离子注入工艺，在所述P+注入区的离子注入窗口内进行Al离子注入剂量为1
×
10
19
cm
‑3～1
×
10
20
cm
‑3、注入能量为80Kev～160Kev的Al离子注入形成所述P+注入区。
[0034]在本专利技术一个实施例中，所述在所述N+源区的离子注入窗口内进行离子注入形成N+源区，包括：
[0035]利用离子注入工艺，在所述N+源区的离子注入窗口内进行B离子注入剂量为1
×
10
19
cm
‑3～1
×
10
20
cm
‑3、注入能量为100Kev～180Kev的B离子注入形成所述N+源区。
[0036]在本专利技术一个实施例中，所述在所述N
‑
SiC外延层、所述PWELL区、所述N+源区和所
述P+注入区上生长氧化层，包括：
[0037]利用热氧化工艺，在所述N
‑
SiC外延层、所述PWELL区、所述N+源区和所述P+注入区上生本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，其特征在于，包括：选取碳化硅EPI衬底；其中，所述碳化硅EPI衬底包括N+SiC衬底和位于所述N+SiC衬底上的N
‑
SiC外延层；在所述N
‑
SiC外延层上生长牺牲氧化层；去除所述牺牲氧化层；在所述N
‑
SiC外延层上生长SiO2阻挡层；在所述SiO2阻挡层两端的上表面光刻出PWELL区的光刻区域，刻蚀掉所述PWELL区的光刻区域内的SiO2阻挡层形成PWELL区的离子注入窗口；在所述N
‑
SiC外延层和所述SiO2阻挡层上生长C薄膜层；在所述PWELL区的离子注入窗口内的C薄膜层上进行多次离子注入形成PWELL区；去除所述PWELL区的离子注入窗口外的所述C薄膜层；去除所述SiO2阻挡层；在所述PWELL区两端的上表面光刻出P+注入区的离子注入窗口，并在所述P+注入区的离子注入窗口内进行离子注入形成P+注入区；在所述PWELL区光刻出N+源区的离子注入窗口，并在所述N+源区的离子注入窗口内进行离子注入形成N+源区；其中，所述N+源区的离子注入窗口与所述P+注入区的离子注入窗口相邻接；在所述N
‑
SiC外延层、所述PWELL区、所述P+注入区和所述N+源区上生长氧化层；在所述氧化层上生长N型多晶硅薄膜层；在所述N型多晶硅薄膜层上光刻出栅极区域，刻蚀掉所述栅极区域外的所述氧化层和所述N型多晶硅薄膜层分别形成栅极氧化层和N型多晶硅栅极。2.根据权利要求1所述的提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，其特征在于，所述在所述N
‑
SiC外延层上生长牺牲氧化层，包括：利用热氧化工艺，在所述N
‑
SiC外延层上生长厚度为的所述牺牲氧化层。3.根据权利要求1所述的提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，其特征在于，所述在所述N
‑
SiC外延层上生长SiO2阻挡层，包括：利用PECVD工艺，在所述N
‑
SiC外延层上生长厚度为的SiO2阻挡层。4.根据权利要求1所述的提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，其特征在于，所述在所述N
‑
SiC外延层和所述SiO2阻挡层上生长C薄膜层，包括：利用磁控溅射工艺在所述N
‑
SiC外延层和所述SiO2阻挡层上生长厚度为的C薄膜层。5.根据权利要求1所述的提高碳化硅VDMOSFET器件阈值电压稳...

【专利技术属性】
技术研发人员：何艳静，赖建锟，袁昊，汤晓燕，宋庆文，弓小武，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：