图形处理单元的分箱子系统以及图形处理单元的分箱方法技术方案

提供了一种图形处理单元(GPU)的分箱子系统及GPU的分箱方法。GPU的分箱子系统包括存储子系统、经由第一路径输出第一数据的着色器核心、经由第一路径接收第一数据并经由第二路径从存储子系统接收第二数据的选择器。存储子系统包括分箱器单元和控制逻辑单元。控制逻辑单元使选择器将第一数据或第二数据传送到分箱器单元。分箱器单元可以经由第三路径将分箱器输出数据传送到着色器核心。分箱器单元可以经由第四路径将分箱器输出数据传送到图形流水线的一个或多个后续阶段。分箱器单元可以经由第五路径将分箱器输出数据传送到存储子系统。控制逻辑单元可以控制分箱器单元，使得分箱器单元可以用于通用计算。单元可以用于通用计算。单元可以用于通用计算。

【技术实现步骤摘要】
图形处理单元的分箱子系统以及图形处理单元的分箱方法


[0001]本公开涉及图形处理，更具体地，涉及图形处理单元(graphics processing unit，GPU)的着色器(shader)可访问可配置分箱(binning)子系统。

技术介绍

[0002]一些GPU可能主要基于两种通用架构：即时模式渲染(immediate mode rendering，IMR)或基于图块的延迟渲染(tile based deferred rendering，TBDR)之一。也可以使用这些架构的混合。TBDR的特征可以是根据它们的(x，y)屏幕空间位置将输入的图元(primitive)(例如，由(x，y)坐标对的三元组定义的三角形)排序到箱(bin)或tile(图块)中。一旦排序，处理可以通过向每个图块查询在图块的屏幕空间扩展中找到的覆盖的图元的列表来继续。基于IMR的GPU也可能有一些形式的分箱，用于改善存储器访问的深度和颜色缓冲区所需的存储器访问的一般高速缓存局部性。
[0003]在分箱操作中可以使用专用的硬件分箱器单元(binner unit)本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图形处理单元GPU的分箱子系统，包括：存储子系统；着色器核心，被配置为经由第一路径输出第一数据；选择器，被配置为经由所述第一路径接收所述第一数据，并且经由第二路径从所述存储子系统接收第二数据；分箱器单元；和控制逻辑单元，被配置为控制所述选择器，并使所述选择器将所述第一数据或所述第二数据中的至少一个传送到所述分箱器单元。2.根据权利要求1所述的分箱子系统，其中：所述着色器核心被配置为经由所述第一路径输出第一控制信号；所述选择器被配置为经由所述第一路径接收所述第一控制信号，并且经由所述第二路径从所述存储子系统接收第二控制信号；并且所述控制逻辑单元被配置为使所述选择器将所述第一控制信号或所述第二控制信号中的至少一个传送到所述分箱器单元。3.根据权利要求1所述的分箱子系统，还包括从所述分箱器单元到所述着色器核心的第三路径，其中所述分箱器单元被配置为经由所述第三路径将分箱器输出数据传送到所述着色器核心。4.根据权利要求3所述的分箱子系统，还包括从所述分箱器单元到图形流水线的一个或多个后续阶段的第四路径，其中所述分箱器单元被配置为经由所述第四路径将所述分箱器输出数据传送到所述图形流水线的所述一个或多个后续阶段。5.根据权利要求4所述的分箱子系统，还包括从所述分箱器单元到所述存储子系统的第五路径，其中所述分箱器单元被配置为经由所述第五路径将所述分箱器输出数据传送到所述存储子系统。6.根据权利要求1所述的分箱子系统，其中，所述着色器核心被配置为控制所述控制逻辑单元，并且所述控制逻辑单元被配置为控制所述分箱器单元。7.根据权利要求6所述的分箱子系统，其中，所述着色器核心被配置为使用一个或多个指令集架构ISA指令与所述控制逻辑单元通信。8.根据权利要求7所述的分箱子系统，其中，所述一个或多个ISA指令提供用于将一个或多个配置值加载到所述控制逻辑单元的一个或多个寄存器的装置。9.根据权利要求8所述的分箱子系统，其中，所述控制逻辑单元被配置为基于所述控制逻辑单元的所述一个或多个寄存器中的所述一个或多个配置值来生成读取地址或写入地址中的至少一个。10.根据权利要求9所述的分箱子系统，其中，所述控制逻辑单元被配置为使所述分箱器单元基于所述读取地址从所述存储子系统读取所述第二数据。11.根据权利要求9所述...

【专利技术属性】
技术研发人员：DC坦嫰鲍姆，K瓦拉达拉扬，V纳拉西曼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：