静电放电保护电路及操作方法技术

ＥＳＤ保护电路（２０１）用于ＩＣ中的耐高压Ｉ／Ｏ电路。这是通过提供从Ｉ／Ｏ焊盘至比较小的升压总线（ＢＯＯＳＴ　　ＢＵＳ）的小ＥＳＤ二极管（２１７）来实现的。ＢＯＯＳＴ　　ＢＵＳ用于给触发电路（２０３）提供电力。由于该触发电路中的极小的电流消耗，这个路径在ＥＳＤ事件期间有非常小的电流。从Ｉ／Ｏ焊盘到触发电路（２０３）除了非常小的ＩＲ电压降之外存在二极管压降。触发电路（２０３）控制比较大的串联箝位ＮＭＯＳＦＥＴ（２０７、２０９）。最终结果是两个串联箝位ＮＭＯＳＦＥＴ的栅极－源极电压（ＶＧＳ）都增大了，从而增大了串联箝位ＮＭＯＳＦＥＴ（２０７、２０９）的导电性。这降低了每一个ＮＭＯＳＦＥＴ（２０７、２０９）的导通电阻，从而改善了ＥＳＤ的性能，并降低了实现稳定ＥＳＤ保护电路所要求的布图面积。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及集成电路的静电放电(ESD)保护，更具体地，涉及耐高压的ESD保护电路。相关、共同未决的申请的交叉参考相关、共同未决的申请题为“Electrostatic Discharge ProtectionCircuitry and Method of Operation”，是James W.Miller等人的，专利号为6,724,603，被转让给本申请的受让人，是在2004年4月20日出版的。
技术介绍
集成电路(IC)多半易遭受制造过程中，组装和测试期间，或在系统应用中的静电放电(ESD)事件。在传统的IC的ESD保护方案中，专用的箝位电路常用来对电源总线之间的ESD电流进行分流，从而使内部元件不受损害。但是，一些IC允许用于特定加工工艺的比内部电源电压要高的电压被带到IC上。这种高压节点的ESD保护可以用当作高压节点和接地总线之间的分流电路的层叠式、或串联连接的有源MOSFET箝位配置来实现。图1以示意图的形式说明了现有技术中的ESD保护电路101。ESD保护电路101包括标记为“ESD BUS”的ESD总线、标记为“VDD BUS”的输出缓冲器电源总线、标记为“VSS BUS”的接地总线、触发电路103、分流电路105、输入/输出(I/O)焊盘111，以及二极管113和115。假定在IC的正常操作期间，VDD BUS可以加电至用于特定半导体加工工艺的最大电源电压。这个限制意味着在正常操作中，没有任何高于这个最大电源电压的电压可以施加于任何MOSFET(金属氧化物半导体场效应晶体管)的栅氧化层的两端。在典型的耐高压的I/O应用中，I/O焊盘可以被外部地驱动至高达最大电源电压的两倍的电压电平。因此假定，在正常操作的情况下，ESD BUS可以维持在相同的高压电平，因为I/O焊盘111经由二极管113耦合在ESD BUS上。在作为实例的IC应用中，VDD BUS和ESD BUS上的电压分别可以达到最大电压2.75伏和5.5伏。分流电路105包括串联NMOSFET轨道箝位晶体管107和109。触发电路103耦合在ESD BUS、VDD BUS和VSS BUS上。在IC的正常操作期间，触发电路103在晶体管107的栅极上提供等于VDD BUS上的电压的偏压，并在晶体管109的栅极上提供等于VSSBUS上的电压的偏压，以确保没有任何超过最大电源电压的电压被施加于晶体管107或晶体管109的栅氧化层的两端。当ESD事件发生的时候，触发电路103向晶体管107和109二者的栅极提供偏压，该偏压等于在这些晶体管的本地的ESD BUS上的电压。I/O焊盘111经由大ESD二极管113和115分别耦合在ESD BUS和VSS BUS上。要是I/O焊盘上的负ESD事件的话，二极管115就提供从VSS BUS至I/O焊盘111的高电流ESD路径。在相对于VSS的正ESD事件被施加于I/O焊盘111的时候，预期的高电流路径是从焊盘111穿过二极管113到ESD BUS，然后穿过分流电路105到VSS总线。在这种ESD事件中，从I/O焊盘111到ESD BUS在二极管113两端，以及沿着二极管113和触发电路103之间的ESD BUS，可能存在相当大的IR电压降。因此，晶体管107和109的栅极接收与I/O焊盘111上的电压相比比较小的偏压，这有效地增大了晶体管107和109的导通电阻。为了抵消更高的导通电阻，典型的是使用大的轨道箝位晶体管。但是使用更大的轨道箝位晶体管是所不希望的，因为它们要求更多的芯片面积来实现。因此，需要一种这样的ESD保护电路，它在将ESD电路的尺寸降到最小的同时，降低了ESD电流路径的导通电阻。附图说明本专利技术是通过实例来加以说明的，并不受限于附图，其中相似的参考数字表示相似的元件。图1以示意图的形式说明了现有技术中的ESD保护电路。图2以示意图的形式说明了根据本专利技术的ESD保护电路。图3以示意图的形式说明了一个供图2的ESD保护电路使用的触发电路的实施例。图4以示意图的形式说明了根据本专利技术另一实施例的分布式ESD保护电路。本领域的技术人员理解，图中的元件是出于简明清楚的目的而加以说明的，已不必按比例来绘制。例如，图中有些元件的大小可以相对于其它元件放大，以帮助增进对本专利技术的实施例的理解。具体实施例方式一般地，本专利技术提供用于IC中耐高压I/O电路的ESD保护电路。这是通过提供与预期的高电流ESD路径分离的从I/O焊盘至触发电路的路径来实现的。这分离的路径包括从I/O焊盘至比较小的升压总线(BOOST BUS)的小ESD二极管。BOOST BUS用于在ESD事件期间给触发电路提供电力。由于触发电路中的极小的电流消耗，这个路径在ESD事件期间有非常小的电流。触发电路控制具有比较大的串联、或层叠式，箝位NMOSFET的分流电路。分流电路提供从ESD BUS至VSS BUS的放电路径。由于触发电路中的极小的电流消耗，除了从I/O焊盘到I/O焊盘的本地的BOOST BUS的二极管压降之外只有非常小的IR电压降。相似地，沿着从I/O焊盘到触发电路的BOOST BUS只有非常小的IR电压降。最终结果是两个串联箝位NMOSFET的栅极-源极电压(VGS)增大了，从而降低了每一个分流晶体管的导通电阻。这改善了ESD的性能，并降低了实现稳定ESD保护电路所要求的布图面积。图2以示意图的方式说明了根据本专利技术的ESD保护电路201。ESD保护电路201包括二极管213、215和217，I/O焊盘211，分流电路205，以及触发电路203。二极管213耦合在I/O焊盘211和标记为“ESD BUS”的ESD总线之间。二极管215耦合在I/O焊盘211和标记为“VSS BUS”的接地总线之间。二极管217耦合在I/O焊盘211和标记为“BOOSTBUS”的升压总线之间。在一个实施例中，二极管213和217可以是，例如，NWELL二极管中的P+有源区，而二极管215可以是PWELL二极管中的N+有源区。二极管217与二极管213和215相比是比较小的。分流电路205包括串联轨道箝位晶体管207和209。晶体管207具有耦合在ESD BUS上的漏极、栅极以及源极。晶体管209具有耦合在晶体管207的源极上的漏极、栅极，以及耦合在VSS BUS上的源极。在所说明的实施例中，晶体管207的源极和晶体管209的漏极经由中间电流端子221耦合在标记为“VDD BUS”的电源总线上。在被施加于VDDBUS的正ESD事件(相对于VSS)期间，中间电流端子221在这两条总线之间提供直接ESD电流分流路径。注意，在其它实施例中，中间电流端子221可以没有。在ESD保护电路201的一个实施例中，ESD BUS可以是浮动总线，在IC的内部，不直接连在IC上的任何一个外部焊盘上。在其它实施例中，ESD总线可以直接连在外部焊盘上，例如，5.0伏的高压电源(HVDD)焊盘。为了移动与ESD事件相关联的高电流，ESD BUS、VDD BUS以及VSS BUS通常有相当大的尺寸，以便降沿着它们长度的电阻和形成的IR电压降减到最小。BOOST BUS可以有小很多的尺寸，因为在ESD事件期间，通常是小很多的电流耦合在这条总线上。VSS B本文档来自技高网...

【技术保护点】
一种集成电路，包括：第一总线；第二总线；第三总线；分流电路，包括具有层叠式结构的多个晶体管，该分流电路具有多个控制端子，第一电流端子耦合在第一总线上，第二电流端子耦合在第二总线上，其中该分流电路被制成导电的以 为来自静电放电（ＥＳＤ）事件的电流提供从第一总线至第二总线的放电路径；触发电路，具有耦合在分流电路的多个控制端子的第一控制端子上以提供第一控制信号的第一输出端，以及耦合在分流电路的多个控制端子的第二控制端子上以提供第二控制信号的第二 输出端，该触发电路耦合在第三总线上；焊盘，该焊盘耦合在第一总线、第二总线以及第三总线上。

【技术特征摘要】
【国外来华专利技术】US 2003-10-10 10/684,1121.一种集成电路，包括第一总线；第二总线；第三总线；分流电路，包括具有层叠式结构的多个晶体管，该分流电路具有多个控制端子，第一电流端子耦合在第一总线上，第二电流端子耦合在第二总线上，其中该分流电路被制成导电的以为来自静电放电(ESD)事件的电流提供从第一总线至第二总线的放电路径；触发电路，具有耦合在分流电路的多个控制端子的第一控制端子上以提供第一控制信号的第一输出端，以及耦合在分流电路的多个控制端子的第二控制端子上以提供第二控制信号的第二输出端，该触发电路耦合在第三总线上；焊盘，该焊盘耦合在第一总线、第二总线以及第三总线上。2.如权利要求1所述的集成电路，还包括上拉器件，焊盘经由该上拉器件而耦合在第三总线上。3.如权利要求2所述的集成电路，其中上拉器件包括二极管。4.如权利要求1所述的集成电路，其中在ESD事件的检测期间，第一输出端和第二输出端基本上被拉至第三总线的电压，以使得分流电路导电，以将ESD事件的电流从第一总线放电至第二总线。5.如权利要求1所述的集成电路，其中触发电路包括内部节点；在正常操作期间，内部节点基本上被拉至第四总线的电压；在正常操作期间，第四总线处在电源电压上；在ESD事件期间，内部节点基本上被拉至第三总线的电压。6.如权利要求1所述的集成电路，...

【专利技术属性】
技术研发人员：迈克尔斯托金格，詹姆斯W米勒，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]