具有静电放电保护电路的差动输入输出级制造技术

本发明专利技术提出一种具有静电放电保护电路的差动输入输出级，此差动输入输出级包括一Ｐ型差动对，Ｐ型差动对包括两个Ｐ型晶体管，每一个Ｐ型晶体管的闸极耦接一Ｎ型晶体管以保护Ｐ型晶体管免于充电元件模式静电。此保护元件比起先前技术，当充电元件模式静电发生在差动输入输出级时更可以提供低阻抗电流路径。

【技术实现步骤摘要】

本专利技术是有关于一种具有静电放电保护电路的差动输入输出级，且特别是有关于一种利用N型保护元件以防护充电元件模式静电的P型差动输入输出级电路。
技术介绍
在现今集成电路产品上，为了快速资料传送应用，并且达到低电压、低功率消耗，差动输入输出结构扮演了很重要的角色。差动输入输出结构例如低摆幅差动信号(Reduced Swing Differential Signaling，RSDS)以及低压差动信号(Low Voltage Differential Signaling，LVDS)提供了许多的好处，例如低功率消耗、较低的电磁干扰、较高的抵抗杂讯能力以及快速资料传送。然而，这种操作在高速此类型的架构通常制程上使用深次微米CMOS技术，通过闸极长度的尺寸较小，可以提供较好的效能。但是，较薄的闸极氧化层容易使晶体管受到伤害，特别是充电元件模式(CDM)现象发生时。请参阅图1A以及图1B所示，绘示为美国专利第6885529号ESD保护电路图。一附加的保护元件(N型晶体管101A/二极管101B)置于输入输出级N型晶体管111的闸极与电源线VSS之间，且一附加的保护元件(P型晶体管102A/二极管102B)置于输入输出级P型晶体管112的闸极与电源线VDD之间。尽管此种保护电路非常适合用于一般输入输出级，此种保护电路不适合用在差动输入输出级，因为作为保护元件的P型晶体管的基体必须要耦接到电源线VDD，但是做为输入级的P型晶体管的基体无法耦接到电源线VDD。由于在保护元件与被保护元件之间有较大的(P-/N型井)接面崩溃电压，因此，作为保护元件的P型晶体管当充电元件模式静电发生时是无效的。请参阅图2所示，绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路图。此具体保护电路包括一对充电元件模式钳位器222与222′，此两钳位器分别耦接CMOS晶体管224以及224′。虽然这种充电元件模式钳位器222与222′在CDM发生期间可有效地钳制跨越输入级的薄氧化层的过电压(overstress voltage)。由于在电源线VDD与P型差动对之间需要一电流源，此种结构无法被实施在差动对的结构。请参阅图3所示，绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路用于差动输入级电路图。由于跨在N型晶体管301的源极以及基体的电位差非0电位，因此元件会被基体效应所影响并且会降低了此输入级的效能。另外，请参阅图4所示，绘示为工业技术研究院在美国提出的美国专利第5901022号充电元件模式静电放电保护电路图。用一电感401放置在输入级以及焊垫(pad)之间。然而，当电路高速运作时，此电感401会与输入级电路的金属氧化物半导体场效应晶体管402的寄生电容产生LC振荡。因此，美国专利5901022号此种以电感作为充电元件模式静电保护电路的架构无法使用在高速差动输入输出级例如RSDS以及LVDS。
技术实现思路
本专利技术的目的就是在提供一种具有静电放电保护电路的差动输入输出级，用以防止差动输入输出级充电元件模式的静电放电对电路产生的伤害。本专利技术提出一种具有静电放电保护电路的差动输入输出级，此差动输入输出级包括电流源、第一P型晶体管、第二P型晶体管、第一静电保护单元、第二静电保护单元。电流源用以提供一电流。第一P型晶体管的第一端与基体耦接至电流源。第二P型晶体管的第一端与基体耦接至电流源。第一静电保护单元包括第一N型晶体管，其第一端耦接至第一P型晶体管的闸极。第一N型晶体管的闸极耦接第一N型晶体管的第二端与基体，其中当第一P型晶体管的基体发生充电元件模式的静电流时，第一N型晶体管提供自第一N型晶体管的基体至其第一端的一放电路径，以避免静电流烧毁第一P型晶体管的闸氧化层。第二静电保护单元包括第二N型晶体管，其第一端耦接第二P型晶体管的闸极。第二N型晶体管的闸极耦接第二N型晶体管的第二端与基体，其中当第二P型晶体管的基体发生充电元件模式的静电流时，第二N型晶体管提供自第二N型晶体管的基体至其第一端的一放电路径，以避免静电流烧毁第二P型晶体管的闸氧化层。依照本专利技术的较佳实施例所述的具有静电放电保护电路的差动输入输出级，上述的第一P型晶体管以及第一N型晶体管配置在一P型基板上，第一P型晶体管包括N型井配置在P型基板中；第一闸极配置在N型井上；第一P+型掺杂区配置在第一闸极的一侧的N型井中，作为第一P型晶体管的第一端；第二P+型掺杂区配置在第一闸极的另一侧的N型井中，作为第一P型晶体管的第二端；第一闸介电层配置在N型井与第一闸极之间；第一N+型掺杂区配置于N型井。第一N型晶体管包括P型井配置在P型基板中，且配置在N型井外；第二闸极配置在P型井上；第二N+型掺杂区配置在P型井中，且配置在第二闸极靠近该N型井的一侧，作为第一N型晶体管的第一端；第三N+型掺杂区，配置在P型井中，且配置在第二闸极的另一侧，作为第一N型晶体管的第二端；第二闸介电层配置在P型井与第二闸极之间；第三P+型掺杂区配置于P型井。依照本专利技术的较佳实施例所述的具有静电放电保护电路的差动输入输出级，上述的第二P型晶体管以及第二N型晶体管配置在一P型基板上，第二P型晶体管包括N型井配置在P型基板中；第一闸极配置在N型井上；第一P+型掺杂区配置在第一闸极的一侧的N型井中，作为第二P型晶体管的第一端；第二P+型掺杂区配置在第一闸极的另一侧的N型井中，作为第二P型晶体管的第二端；第一闸介电层配置在N型井与第一闸极之间；第一N+型掺杂区配置于N型井。第二N型晶体管包括P型井配置在P型基板中，且配置在N型井外；第二闸极配置在P型井上；第二N+型掺杂区配置在P型井中，且配置在第二闸极靠近该N型井的一侧，作为第二N型晶体管的第一端；第三N+型掺杂区，配置在P型井中，且配置在第二闸极的另一侧，作为第二N型晶体管的第二端；第二闸介电层配置在P型井与第二闸极之间；第三P+型掺杂区配置在该P型井。本专利技术实施例差动输入输出级电路因采用P型晶体管差动对，其中P型差动对包括两个P型晶体管，每一个P型晶体管的闸极耦接一N型晶体管所形成的保护元件以保护P型晶体管免于充电元件模式静电。当充电元件模式静电发生在差动输入输出级时，更能够提供低阻抗的静电放电路径。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1A以及图1B绘示为美国专利第6885529号ESD保护电路图。图2绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路图。图3绘示为工业技术研究院在美国提出的美国专利第6437407号充电元件模式静电放电保护电路用于差动输入级电路图。图4绘示为工业技术研究院在美国提出的美国专利第5901022号充电元件模式静电放电保护电路图。图5绘示为本专利技术实施例的具有静电放电保护电路的差动输入输出级电路图。图6绘示为本专利技术实施例具有静电放电保护电路的差动输入输出级内部的第一P型晶体管与第一N型晶体管在集成电路晶片上的横截面图。图7绘示为习知具有充电元件模式保护电路的差动输入输出级在晶片上的横截面图。图8绘示为本专利技术实施例的具有静电放电保护电路的差动输入输出级电路图。图9本文档来自技高网...

【技术保护点】
一种具有静电放电保护电路的差动输入输出级，其特征在于此差动输入输出级包括：一电流源，用以提供一电流；一第一Ｐ型晶体管，其第一端与基体耦接至该电流源；一第二Ｐ型晶体管，其第一端与基体耦接至该电流源；一第一静电保 护单元，包括：一第一Ｎ型晶体管，其第一端耦接至该第一Ｐ型晶体管的闸极，该第一Ｎ型晶体管的闸极耦接第一Ｎ型晶体管的第二端与基体，其中当该第一Ｐ型晶体管的基体发生充电元件模式的一静电流时，该第一Ｎ型晶体管提供自该第一Ｎ型晶体管的基体至其 第一端的一放电路径，以避免该静电流烧毁该第一Ｐ型晶体管的闸氧化层；以及一第二静电保护单元，包括：一第二Ｎ型晶体管，其第一端耦接该第二Ｐ型晶体管的闸极，该第二Ｎ型晶体管的闸极耦接该第二Ｎ型晶体管的第二端与基体，其中当该第二Ｐ型 晶体管的基体发生充电元件模式的一静电流时，该第二Ｎ型晶体管提供自该第二Ｎ型晶体管的基体至其第一端的一放电路径，以避免该静电流烧毁该第二Ｐ型晶体管的闸氧化层。

【技术特征摘要】
1.一种具有静电放电保护电路的差动输入输出级，其特征在于此差动输入输出级包括一电流源，用以提供一电流；一第一P型晶体管，其第一端与基体耦接至该电流源；一第二P型晶体管，其第一端与基体耦接至该电流源；一第一静电保护单元，包括一第一N型晶体管，其第一端耦接至该第一P型晶体管的闸极，该第一N型晶体管的闸极耦接第一N型晶体管的第二端与基体，其中当该第一P型晶体管的基体发生充电元件模式的一静电流时，该第一N型晶体管提供自该第一N型晶体管的基体至其第一端的一放电路径，以避免该静电流烧毁该第一P型晶体管的闸氧化层；以及一第二静电保护单元，包括一第二N型晶体管，其第一端耦接该第二P型晶体管的闸极，该第二N型晶体管的闸极耦接该第二N型晶体管的第二端与基体，其中当该第二P型晶体管的基体发生充电元件模式的一静电流时，该第二N型晶体管提供自该第二N型晶体管的基体至其第一端的一放电路径，以避免该静电流烧毁该第二P型晶体管的闸氧化层。2.根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一N型晶体管的第二端耦接一第一电压。3.根据权利要求2所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一电压为接地。4.根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第一静电保护单元更包括一电阻，耦接在第一N型晶体管的闸极与第二端之间。5.根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第二静电保护单元更包括一电阻，耦接在第二N型晶体管的闸极与第二端之间。6.根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其更包括一第三静电保护单元，包括一第三N型晶体管，其第一端耦接该第一P型晶体管的闸极，该第三N型晶体管的闸极耦接该第三N型晶体管的第二端与基体，其中当该第一P型晶体管的基体发生CDM的一静电流时，该第三N型晶体管提供自该第三N型晶体管的基体至其第一端的一放电路径，以避免该静电流烧毁该第一P型晶体管的闸氧化层。7.根据权利要求6所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第三静电保护单元更包括一电阻，耦接在第三N型晶体管的闸极与第二端之间。8.根据权利要求6所述的具有静电放电保护电路的差动输入输出级，其特征在于其中所述的第三N型晶体管的第二端接地。9.根据权利要求1所述的具有静电放电保护电路的差动输入输出级，其特征在于其更包括一第四静电保护单元，包括一第四N型晶体管，其第一端耦接该第二P型晶体管的闸极，该第四N型晶体管的闸极耦接该第四N型晶体...

【专利技术属性】
技术研发人员：张智毅，李彦枏，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]