静电放电保护电路制造技术

本发明专利技术公开了一种静电放电保护电路，其包括第一ＬＤＮＭＯＳ晶体管、第二ＬＤＮＭＯＳ晶体管、第一电阻及栅极驱动电阻。第一ＬＤＮＭＯＳ晶体管的漏极作为静电输入端，而Ｐ型基体与源极相接，且第一ＬＤＮＭＯＳ晶体管依据耦合电压信号决定是否导通。第二ＬＤＮＭＯＳ晶体管的漏极连接第一ＬＤＮＭＯＳ晶体管的漏极，且其Ｐ型基体连接第一ＬＤＮＭＯＳ晶体管的源极，而其栅极连接共同接地电位。第一电阻的其中一端连接第一ＬＤＮＭＯＳ晶体管的源极，而另一端连接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另一端则连接第二ＬＤＮＭＯＳ晶体管的源极，以产生耦合电压信号，并将上述的耦合电压信号耦合到第一ＬＤＮＭＯＳ晶体管的栅极。

【技术实现步骤摘要】

本专利技术涉及一种保护电路，且特别涉及一种静电放电保护电路。
技术介绍
在功率集成电路的静电防护方式上， 一般仍以侧向N型双扩散金属氧化 物半导体场效应晶体管(lateral double diffused NMOSFET,简称LDNMOS) 来实现静电放电(electro-static discharge,简称ESD)保护电路，如图1所示。 图1为已知静电放电保护电路及其接线方式的示意图。在图1中，标示101 绘示出集成电路(integrated circuit,简称IC)芯片中的部分电路，而标示102 则绘示内部电路信号输出端点(outputpad)。芯片内部的电if各可透过内部电路 信号输出端点102来传输信号。当然，静电也是透过内部电路信号输出端点 102来对芯片内部电路造成沖击。至于标示103所绘示的，就是由LDNMOS 晶体管104实现的静电》欠电保护电^各。通过此图可以知道，LDNMOS晶体 管104的漏极105是连接内部电路信号输出端点102,而栅极、源极及P型 基体(P-body)则都连接至共同接地电位GND。当内部电路信号输出端点102受到负电位的静电放电沖击时，漏极105 的电位也会呈现出负电位，因此漏极105的电位会低于LDNMOS晶体管104 的P型基体的电位，使得LDNMOS晶体管104的P型基体与漏极105 二者 之间的PN结呈现顺向偏压的状态，进而可以快速地将负电位的静电电流导 入共同接地电位GND，以避免芯片内部电路受到负电位的静电放电沖击。 然而，当内部电路信号输出端点102受到正电位的静电放电冲击时，漏极105 的电位将高于LDNMOS晶体管104的P型基体的电位，使得LDNMOS晶 体管104的P型基体与漏极105二者之间的PN结呈现逆向偏压的状态，因 此，往往不能够达到快速放电的动作，导致无法有效保护芯片内部的电路。图2为LDNMOS晶体管的横截面结构示意图。在此图中，N+表示N型 高度掺杂区，P+表示P型高度掺杂区。在二个N型高度掺杂区中，漏极的N 型高度掺杂区以201来标示，并且位于N型漂移区209中，而源极的N型高度掺杂区以202来标示，并且位于P型基体210中。至于标示203 206, 则依序表示为漏极接点、多晶硅栅极接点、源极接点、P型基体接点。此外， 多晶硅栅极以207来标示，场氧化物以208来标示，N型高压深阱以211来 标示，而P型基板则以212来标示。为了避免名词混淆，以下再提供部分的 中英文名词对照多晶硅栅极(polysilicon gate electrode)、场氧化物(field oxide)、 P型基体(P-body)、 N型漂移区(N-drift region)、 N型高压深阱(high voltage deep-N陽well)、 P型基才反(P-substrate)。图3为图1中的静电放电保护电路103的LDNMOS晶体管104的横截 面等效电路图。此图主要表示由漏极的N型高度掺杂区201、 N型漂移区 209及N型高压深阱211所组成的N型掺杂区域；由P型高度掺杂区及P 型基体210所组成的P型掺杂区域；以及源极的N型高度掺杂区202,上述 三者可以形成寄生的NPN双极结晶体管(NPN bipolar junction transistor,以 下简称寄生NPN晶体管)，如标示301所示。此外，标示302表示寄生NPN 晶体管301的基极与P型基体接点206之间的寄生电阻。如图3所示，当内部电路信号输出端点102受到负电位的静电放电冲击 时，由于LDNMOS晶体管104的P型基体210透过P型基体接点206接到 共同l妄地电位，而漏才及的N型高度掺杂区201、 N型漂移区209及N型高压 深阱211所组成的N型掺杂区域也依序透过漏极接点203及内部电路信号输 出端点102来连接负电位静电放电，因此P型基体210及上述N型掺杂区域 所形呈的PN结是处于顺向偏压的状态，且由于P型基板212也是接到共同 接地电位，故P型基板212及上述N型掺杂区域所形成的PN结也是处于顺 向偏压的状态，故可直接通过顺向偏压的PN结来进行放电。但是，在内部 电路信号输出端点102遭受正电位的静电放电冲击时，短时间内所注入的高 电流脉冲，则必须通过触发LDNMOS晶体管104的寄生NPN晶体管301 进入骤回崩溃(snapback breakdown)状态来进行放电。由于LDNMOS晶体管 是属于高压晶体管的一种，其本身具有较高的击穿电压，而且高压晶体管元 件的沟道(channel)长度也比低压晶体管的沟道长度来得长，因此由LDNMOS 晶体管104实现的静电放电保护电路103，其在遭受正电位的静电放电冲击 时，往往很难快速触发寄生NPN晶体管301进入骤回崩溃状态来进行放电， 导致容易发生静电放电保护电路103尚未完全启动，芯片之内部电路就已经 烧毁的情况。通过上述可知，在功率集成电路芯片采用这种型式的静电放电保护电路，由于不容易快速触发LDNMOS晶体管的寄生NPN晶体管进入骤回崩溃 状态，因此无法快速形成正电位静电的放电路径，导致其对抗静电放电的能 力通常较弱。
技术实现思路
本专利技术的目的就是提供一种静电放电保护电路，其操作速度较已知静电 放电保护电路的操作速度快。本专利技术的另一目的是提供一种静电放电保护电路，其能使功率集成电路 芯片具有较高的抗静电放电能力。基于上述及其他目的，本专利技术提出一种静电放电保护电路，其包括第一 LDNMOS晶体管、第二LDNMOS晶体管、第一电阻及栅极驱动电阻。第一 LDNMOS晶体管的漏极接到内部电路信号输出端点，并作为静电输入端， 而P型基体与源极相接，且第一 LDNMOS晶体管依据耦合电压信号决定是 否导通。第二 LDNMOS晶体管的漏极连接第一 LDNMOS晶体管的漏极， 且其P型基体连接第一 LDNMOS晶体管的源极，而其栅极则连接共同接地 电位。第一电阻的其中一端连接第一 LDNMOS晶体管的源极，而另一端连 接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另一端则 连接第二 LDNMOS晶体管的源极，以产生耦合电压信号，并将上述的耦合 电压信号耦合到第一 LDNMOS晶体管的栅极。基于上述及其他目的，本专利技术提出另一种静电放电保护电路，其包括 LDNMOS晶体管、高压NPN晶体管、第一电阻及栅极驱动电阻。LDNMOS 晶体管的漏极接到内部电路信号输出端点，并作为静电输入端，而其P型基 体与源极相接，且LDNMOS晶体管依据耦合电压信号决定是否导通。高压 NPN晶体管的集电极连接LDNMOS晶体管的漏极，其基极连接LDNMOS 晶体管的源极。第一电阻的其中一端连接LDNMOS晶体管的源极，而另一 端则连接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另 一端则连接高压NPN晶体管的发射极，以产生耦合电压信号，并将上述的 耦合电压信号耦合到LDNMOS晶体管的栅极。本专利技术主要采用二个LDNMOS晶体管(分别为第一 LDNMOS晶体管及 第二 LDNMOS晶体管)、第一电阻及栅极驱动电阻来实现静电放电保护电路。第一LDNMOS晶体管的漏极接到内部电路信号输出端点，而其P型基 体与源极互本文档来自技高网...

【技术保护点】
一种静电放电保护电路，包括：　第一侧向Ｎ型双扩散ＭＯＳ晶体管，其漏极作为静电输入端，而其Ｐ型基体与源极相接，且该第一侧向Ｎ型双扩散ＭＯＳ晶体管依据耦合电压信号决定是否导通；　第二侧向Ｎ型双扩散ＭＯＳ晶体管，其漏极连接该第一侧向Ｎ型双扩散ＭＯＳ晶体管的漏极，其Ｐ型基体连接该第一侧向Ｎ型双扩散ＭＯＳ晶体管的源极，而其栅极则连接共同接地电位；　第一电阻，其一端连接该第一侧向Ｎ型双扩散ＭＯＳ晶体管的源极，其另一端连接该共同接地电位；以及　栅极驱动电阻，其一端连接该共同接地电位，而另一端则连接该第二侧向Ｎ型双扩散ＭＯＳ晶体管的源极，以产生该耦合电压信号，并将该耦合电压信号耦合到该第一侧向Ｎ型双扩散ＭＯＳ晶体管的栅极。

【技术特征摘要】
1.一种静电放电保护电路，包括第一侧向N型双扩散MOS晶体管，其漏极作为静电输入端，而其P型基体与源极相接，且该第一侧向N型双扩散MOS晶体管依据耦合电压信号决定是否导通；第二侧向N型双扩散MOS晶体管，其漏极连接该第一侧向N型双扩散MOS晶体管的漏极，其P型基体连接该第一侧向N型双扩散MOS晶体管的源极，而其栅极则连接共同接地电位；第一电阻，其一端连接该第一侧向N型双扩散MOS晶体管的源极，其另一端连接该共同接地电位；以及栅极驱动电阻，其一端连接该共同接地电位，而另一端则连接该第二侧向N型双扩散MOS晶体管的源极，以产生该耦合电压信号，并将该耦合电压信号耦合到该第一侧向N型双扩散MOS晶体管的栅极。2. 如权利要求1所述的静电放电保护电路，其中该第一电阻及该栅极驱 动电阻皆包括以多晶硅的电阻或N型阱的寄生电阻来实施。3. 如权利要求1所述的静电放电保护电路，其还包括电感，该电感的其 中一端连接该第一侧向N型双扩散MOS晶体管的栅极，而另一端则连接该 共同接地电位。4. 如权利要求1所述的静电放电保护电路，其还包括电压箝制电路，该 电压箝制电路连接于该第一侧向N型双扩散MOS晶体管的栅极与该共同接 地电位之间，用以将该第一侧向N型双扩散MOS晶体管的栅极所接收到的 电压箝制在该第一侧向N型双扩散MOS晶体管的栅极耐压范围内。5. 如权利要求4所述的静电放电保护电路，其中该电压箝制电路包括 第一齐纳二极管，其阳极连接该第一侧向N型双扩散MOS晶体管的栅极；以及第二齐纳二极管，其阴极连接该第一齐纳...

【专利技术属性】
技术研发人员：庄逸程，
申请(专利权)人：联阳半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]