肖特基势垒器件制造技术

本申请涉及半导体技术领域，公开了一种肖特基势垒器件。肖特基势垒器件包括半导体基板，向内部延伸的多个栅极沟槽和每相邻两个栅极沟槽之间有源区上的有源区沟槽，每一栅极沟槽内壁上形成有栅极绝缘层；位于栅极沟槽内的第一金属插塞，位于有源区沟槽的第二金属插塞，且第一金属插塞和第二金属插塞在半导体基板第一表面上电连接；覆盖有源区和有源区沟槽内壁的肖特基势垒层；以及电极层。该肖特基势垒器件通过一道工艺步骤即可同时在有源区半导体基板表面、栅极沟槽和有源区沟槽内沉积势垒金属层，从而在沟槽内构建金属插塞，同时有源区沟槽的设置增加了电流密度，兼顾了器件性能和制备工艺。能和制备工艺。能和制备工艺。

【技术实现步骤摘要】
肖特基势垒器件


[0001]本申请涉及半导体
，具体地，涉及一种肖特基势垒器件。

技术介绍

[0002]肖特基是一种理想的整流器件，通过选择适当功函数的金属与轻掺杂N型半导体接触，即可形成肖特基势垒，构成肖特基结。肖特基器件与二极管类似，具备单向导电性，且正向压降仅有普通PN结二极管的一半。在亚微米甚至深亚微米节点，出现了带有沟槽栅结构的肖特基器件，称为TMBS(Trench MOS Barrier Schottky Diode，沟槽MOS型肖特基势垒二极管)，在平台区(mesa)使用低功函数(work function)的接触金属形成低肖特基势垒(Schottky barrier)以得到低的顺向压降，而在沟槽处使用不同的方式来抑制漏电流。
[0003]传统栅极沟槽内填充掺杂多晶硅用于导电栅极，但作为栅极材料，掺杂多晶硅依旧具备半导体的性质，施加偏置电压时会发生载流子的偏移和耗尽等效应，影响栅极耐压和栅极电荷，拖慢响应速度。而且，传统肖特基势垒器件有源区面积有限，无法进一步提高电流密度。

技术实现思路

[0004]针对上述问题，本申请实施例中提供了一种肖特基势垒器件，通过设置有源区沟槽以提高器件工作时的电流密度。
[0005]为实现上述目的，本技术提供的肖特基势垒器件，包括：
[0006]半导体基板，包括衬底层和位于衬底层上的外延层；
[0007]设置于外延层且自半导体基板的外延层侧的第一表面向内部延伸的多个栅极沟槽，每一栅极沟槽的内壁上形成有栅极绝缘层；每相邻两个栅极沟槽之间限定出半导体基板的有源区；
[0008]设置于有源区的有源区沟槽，有源区沟槽位于外延层且自半导体基板的第一表面向内部延伸；且有源区沟槽的深度小于栅极沟槽的深度；
[0009]位于栅极沟槽中的第一金属插塞；
[0010]位于有源区沟槽的第二金属插塞，且第一金属插塞与第二金属插塞在半导体基板第一表面上电连接；
[0011]覆盖有源区和有源区沟槽内壁的肖特基势垒层；以及，
[0012]覆盖并电连接第一金属插塞和第二金属插塞的电极层。
[0013]实施中，所述第一金属插塞和所述第二金属插塞分别独立的包括：
[0014]第一金属层，相应地覆盖所在的栅极沟槽的栅极绝缘层和所在的有源区沟槽内壁，且分别延伸至所述半导体基板第一表面并连接；
[0015]第二金属层，相应地设置于所在的栅极沟槽的开口处和所在的有源区沟槽的开口处，且与开口处的所述第一金属层连接；
[0016]其中，所述第一金属层与所述第二金属层限定出容纳腔，所述容纳腔为空腔或填
充第三金属层。
[0017]实施中，所述第一金属层包括金属内层和阻挡外层，其中，所述金属内层覆盖所在的栅极沟槽的栅极绝缘层、所在的有源区沟槽内壁和所述有源区半导体基板第一表面，所述阻挡外层覆盖所述金属内层。
[0018]实施中，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/6～2/3。
[0019]实施中，沿所述栅极沟槽深度方向，所述第一金属层的厚度为栅极沟槽深度的1/3～1/2。
[0020]实施中，所述容纳腔为空腔，所述第二金属层的材料与所述电极层的材料相同。
[0021]实施中，所述第一金属插塞的第二金属层和所述第二金属插塞的第二金属层各自独立设置，或者，分别延伸至所述半导体基板的有源区表面并电连接。
[0022]实施中，肖特基势垒器件还包括：
[0023]位于所述半导体基板第一表面上的环形氧化层，所述环形氧化层围绕多个栅极沟槽设置。
[0024]实施中，当所述第一金属插塞和所述第二金属插塞分别独立的包括第二金属层时，所述第二金属层与所述环形氧化层的上表面平齐。
[0025]实施中，所述环形氧化层的环形孔的壁面与最外围的栅极沟槽的壁面在竖向上平齐，所述第一金属插塞的第一金属层向上延伸至所述环形氧化层的环形孔壁面或者延伸至所述环形氧化层的上表面。
[0026]本申请实施例中提供的肖特基势垒器件，具有以下技术效果：
[0027]本申请实施例的肖特基势垒器件中，通过有源区沟槽的设置，增大了有源区的利用面积，提高了电流密度。并且，多个栅极沟槽内以及有源区沟槽内设有金属插塞，该金属插塞的导电性优于半导体性质的掺杂多晶硅，因此，施加偏置电压时不会发生载流子的偏移和耗尽等效应，栅极耐压稳定，栅极电荷低，响应速度快；此外，金属的电阻低，栅极电阻低，交变信号时反应更快，可以有效降低开关时间。同时，掺杂多晶硅淀积的工艺成本高，装备保养维护成本高，本申请实施例中不需使用多晶硅淀积工艺，降低了工艺成本。
[0028]而且，采用本申请实施例的肖特基势垒器件，在其制备过程中，通过一道工艺步骤在有源区表面上沉积金属层(用于形成势垒层的金属层)的同时，将该金属层沉积覆盖至栅极沟槽和有源区沟槽内构建金属插塞，在提高器件性能的同时未增加工艺步骤，保证了加工效率。同时，栅极沟槽内第一金属插塞的形成不需要使用多晶硅淀积工艺，降低了工艺成本。
附图说明
[0029]图1是本申请实施例提供的一种肖特基势垒器件的结构示意图；
[0030]图2是本申请实施例提供的另一种肖特基势垒器件的结构示意图；
[0031]图3是本申请实施例提供的另一种肖特基势垒器件的结构示意图；
[0032]图4是本申请实施例提供的另一种肖特基势垒器件的结构示意图；
[0033]图5是本申请实施例提供的另一种肖特基势垒器件的结构示意图；
[0034]图6至图16是本申请实施例提供的一种肖特基势垒器件的制备方法各步骤中的肖
特基势垒器件的结构示意图；
[0035]图17至图19是本申请实施例提供的一种肖特基势垒器件的制备方法关键步骤的肖特基势垒器件的结构示意图；
[0036]图20至图23是本申请实施例提供的不同步骤中采用的光刻胶图案的局部示意图。
[0037]附图标记说明：
[0038]100、半导体基板；101、衬底层；102、外延层；200、环形氧化层；210、氧化层；211、第一硬膜开口；212、第二硬膜开口；300、电极层；410、第一光刻胶图案；420、第二光刻胶图案；430、第三光刻胶图案；11、栅极沟槽；12、有源区沟槽；21、栅极绝缘层；31、第一金属插塞；32、第二金属插塞；33、第一金属层；34、第二金属层；35、第三金属层；36、容纳腔；40、肖特基层。
具体实施方式
[0039]为了能够更加详尽地了解本申请实施例的特点与
技术实现思路
，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或一个以上实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构可以简化展示。
[0040]本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种肖特基势垒器件，其特征在于，包括：半导体基板，包括衬底层和位于所述衬底层上的外延层；设置于所述外延层且自所述半导体基板的外延层侧的第一表面向内部延伸的多个栅极沟槽，所述栅极沟槽的内壁上形成有栅极绝缘层；每相邻两个所述栅极沟槽之间限定出所述半导体基板的有源区；设置于所述有源区的有源区沟槽，所述有源区沟槽位于所述外延层且自所述半导体基板的第一表面向内部延伸；所述有源区沟槽的深度小于所述栅极沟槽的深度；位于所述栅极沟槽中的第一金属插塞；位于所述有源区沟槽的第二金属插塞；所述第一金属插塞与所述第二金属插塞在所述半导体基板第一表面上电连接；覆盖所述有源区和所述有源区沟槽内壁的肖特基势垒层；以及，覆盖并电连接所述第一金属插塞和所述第二金属插塞的电极层。2.根据权利要求1所述的肖特基势垒器件，其特征在于，所述第一金属插塞和所述第二金属插塞分别独立的包括：第一金属层，相应地覆盖所在的栅极沟槽的栅极绝缘层和所在的有源区沟槽内壁，且分别延伸至所述半导体基板第一表面并连接；第二金属层，相应地设置于所在的栅极沟槽的开口处和所在的有源区沟槽的开口处，且与开口处的所述第一金属层连接；其中，所述第一金属层与所述第二金属层限定出容纳腔，所述容纳腔为空腔或填充第三金属层。3.根据权利要求2所述的肖特基势垒器件，其特征在于，所述第一金属层包括金属内层和阻挡外层，其中，所述金属内层覆盖所在的栅极沟槽的栅极绝缘...

【专利技术属性】
技术研发人员：梁维佳，李静怡，周源，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：