一种防止电源电压影响关断时延的电路制造技术

一种防止电源电压影响关断时延的电路，其特征在于：所述电路包括使能输出单元、镜像电流发生单元和负反馈单元；其中，所述使能输出单元，与所述反馈单元和镜像电流发生单元分别连接，用于基于系统使能信号的输入生成芯片使能信号，并输出所述芯片使能信号；所述镜像电流发生单元，用于基于所述芯片使能信号的状态生成稳定的镜像电流，并替代所述使能输出单元中的高端镜像管；所述反馈单元，用于接收来自所述使能输出单元的所述芯片使能信号，控制所述使能输出单元中的镜像管导通，并基于所述镜像电流发生单元生成的镜像电流稳定所述芯片使能信号相对于所述系统使能信号的时延。本发明专利技术成本低、系统使能过程功耗小、关断时延稳定可预估。可预估。可预估。

【技术实现步骤摘要】
一种防止电源电压影响关断时延的电路


[0001]本专利技术涉及集成电路领域，更具体地，涉及一种防止电源电压影响关断时延的电路。

技术介绍

[0002]目前，在例如DC
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DC(Direct Current
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Direct Current，又称直流直流)转换器上下管导通或关断的控制电路中，通常采用系统的使能信号作为电路的输入，通过多级反相器后，输出导通或关断的控制信号。通过这种方式生成的导通或关断的控制信号与其输入端的使能信号之间通常存在着一定的关断时延。
[0003]通常来说，这一时延中包括由于使能信号所在的功率管上存在的寄生电容所造成的充电时延t0、由于多级反相器所造成的传输时延t1和t2等。通常来说，功率管上寄生电容的充电时延t0会随着电源电压的变化而发生变化，反相器的传输时延也会在一定程度上受到电源电压的影响。可见，现有技术中的这种导通或关断的控制电路的关断时延会受到电源电压的影响而发生变化，这种变化导致控制信号后端的电路的时序出现误差，可能使得输出性能受到严重的影响。/>[0004]现有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防止电源电压影响关断时延的电路，其特征在于：所述电路包括使能输出单元、镜像电流发生单元和负反馈单元；其中，所述使能输出单元，与所述反馈单元和镜像电流发生单元分别连接，用于基于系统使能信号的输入生成芯片使能信号，并输出所述芯片使能信号；所述镜像电流发生单元，用于基于所述芯片使能信号的状态生成稳定的镜像电流，并替代所述使能输出单元中的高端镜像管；所述反馈单元，用于接收来自所述使能输出单元的所述芯片使能信号，控制所述使能输出单元中的镜像管导通，并基于所述镜像电流发生单元生成的镜像电流稳定所述芯片使能信号相对于所述系统使能信号的时延。2.根据权利要求1中所述的一种防止电源电压影响关断时延的电路，其特征在于：所述镜像电流发生单元包括第一支路、第二支路、第三支路、高端反馈管Mp0和Mp3；其中，所述第一支路、第二支路和第三支路相互连接，用于生成无关电源电压的镜像电流；所述第一支路、第二支路和第三支路分别与所述高端反馈管Mp0和Mp3镜像连接，以将所述镜像电流通过所述高端反馈管输入至所述使能输出单元中。3.根据权利要求2中所述的一种防止电源电压影响关断时延的电路，其特征在于：所述第一支路包括MOS管Mp7和晶体管Q2，所述第二支路包括MOS管Mp6和晶体管Q1、分压电阻R1；其中，所述MOS管Mp6、Mp7的源极接入电源电压Vdd，栅极相互连接并接入至Mp7的漏极；所述MOS管Mp6的漏极与晶体管Q1的集电极连接，所述MOS管Mp7的漏极与晶体管Q2的集电极连接，所述晶体管Q1和Q2的基极连接，所述晶体管Q1的发射极经过电阻R1后与所述晶体管Q2的发射极同时接地。4.根据权利要求3中所述的一种防止电源电压影响关断时延的电路，其特征在于：所述第三支路包括MOS管Mp5和晶体管Q0；其中，所述第三支路中的MOS管Mp5的源极接入电源电压，栅极与所述第二支路中MOS管Mp6的漏极连接，漏极与所述晶体管Q0的集电极和基极连接；所述晶体管Q0的发射极接地，集电极和基极连接至所述第一支路和第二支路中晶体管Q1和Q2的基极。5.根据权利要求4中所述的一种防止电源电压影响关断时延的电路，其特征在于：所述镜像发生单元中还包括状态控制管，所述状态控制管为Mn4，栅极与所述芯片使能信号连接，漏极分别与晶体管Q0、Q1和Q2的基极连接，源极接地。6.根据权利要求5中所述的一...

【专利技术属性】
技术研发人员：林克龙，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：