半导体结构的制备方法及半导体结构技术

本发明专利技术实施例提供一种半导体结构的制备方法及半导体结构，半导体结构的制备方法包括：提供衬底，所述衬底包括阵列区域和外围区域，所述阵列区域具有有源区和第一隔离结构，所述外围区域具有第二隔离结构；在所述阵列区域内形成栅极结构，且在形成所述栅极结构的工艺步骤中，同时在所述外围区域的所述第二隔离结构内形成电阻结构。本发明专利技术实施例提供的半导体结构的制备方法能够简化电阻结构的生产工艺，减小电阻结构占用的空间，降低半导体结构的生产成本。的生产成本。的生产成本。

【技术实现步骤摘要】
半导体结构的制备方法及半导体结构


[0001]本专利技术实施例涉及半导体领域，特别涉及一种半导体结构的制备方法及半导体结构。

技术介绍

[0002]半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器的制造和设计中，经常涉及电路所需的电阻结构，比如应用于电路中的降压和限流电阻以及稳压电路中的取样电阻、延时电路中的定时电阻。
[0003]通常在半导体结构的衬底表面上形成掺杂的多晶硅层，得到电路所需的电阻结构。然而以此方法形成电阻结构，制备过程复杂，且电阻结构占用的空间较大，增大了半导体结构的生产成本。

技术实现思路

[0004]本专利技术实施例解决的技术问题为提供一种半导体结构的制备方法及半导体结构，解决电阻结构制备过程复杂，电阻结构占用空间大，生产成本高的问题。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的制备方法，包括：提供衬底，所述衬底包括阵列区域和外围区域，所述阵列区域具有有源区和第一隔离结构，所述外围区域具有第二隔离结构；在所述阵列区域内形成栅极结构，且在形成所述栅极结构的工艺步骤中，同时在所述外围区域的所述第二隔离结构内形成电阻结构。
[0006]另外，形成所述栅极结构以及所述电阻结构的工艺步骤，包括：在所述阵列区域内形成第一沟槽，且同时在所述外围区域的所述第二隔离结构内形成第二沟槽；在所述第一沟槽内和所述第二沟槽内沉积导电层，位于所述第一沟槽内的所述导电层用于构成所述栅极结构，位于所述第二沟槽内的所述导电层用于构成所述电阻结构；在所述栅极结构表面、所述电阻结构表面及所述衬底表面形成所述绝缘层。
[0007]另外，形成所述第一沟槽以及所述第二沟槽的工艺步骤包括：在所述衬底上依次沉积掩膜层和图形化的光刻层；以所述图形化的光刻层作为掩膜版刻蚀所述掩膜层，形成图形化的掩膜层；以所述图形化的掩膜层作为掩膜版刻蚀所述衬底，形成所述第一沟槽和所述第二沟槽。
[0008]另外，所述第一沟槽位于所述有源区内和所述第一隔离结构内。
[0009]另外，形成所述导电层之前，还包括：在所述第一沟槽和所述第二沟槽的侧壁和底部形成初始氧化层，所述初始氧化层还覆盖所述衬底的表面；在所述初始氧化层的表面形成初始阻挡层。
[0010]另外，形成所述导电层的步骤包括：在所述初始阻挡层上沉积初始导电层，所述初始导电层覆盖所述初始阻挡层的表面并且填满所述第一沟槽和所述第二沟槽；去除部分所述初始导电层、部分所述初始阻挡层和部分所述初始氧化层，形成低于所述衬底表面的阻
挡层、氧化层和所述导电层。
[0011]另外，所述阻挡层包括第一阻挡层和第二阻挡层，所述第一阻挡层位于所述阵列区域内，所述第二阻挡层位于所述外围区域内；所述导电层包括第一导电层和第二导电层，所述第一导电层位于所述阵列区域内，所述第二导电层位于所述外围区域内；所述第一阻挡层和所述第一导电层构成所述栅极结构，所述第二阻挡层和所述第二导电层构成所述电阻结构。
[0012]另外，所述栅极结构位于所述阵列区域的所述有源区内和所述第一隔离结构内。
[0013]本专利技术实施例还提供一种半导体结构，包括：衬底，所述衬底包括阵列区域和外围区域；位于所述阵列区域内的第一隔离结构和有源区；位于所述外围区域内的第二隔离结构；位于所述阵列区域内的栅极结构；位于所述外围区域的所述第二隔离结构内的电阻结构。
[0014]另外，所述栅极结构位于所述阵列区域的所述有源区内和所述第一隔离结构内。
[0015]另外，所述栅极结构包括第一阻挡层和第一导电层，所述第一导电层覆盖所述第一阻挡层的表面；所述电阻结构包括第二导电层和第二阻挡层，所述第二导电层覆盖所述第二阻挡层的表面。
[0016]另外，半导体结构还包括：绝缘层，所述绝缘层覆盖所述电阻结构表面、所述栅极结构表面及所述衬底表面。
[0017]另外，半导体结构还包括：氧化层，所述氧化层位于衬底内，且所述栅极结构和所述电阻结构覆盖所述氧化层的表面。
[0018]与现有技术相比，本专利技术实施例提供的技术方案具有以下优点：
[0019]在形成栅极结构的工艺步骤中，同时在外围区域的所述第二隔离结构内形成电阻结构。因此，本专利技术实施例利用原有制造栅极结构的工艺步骤，同时形成电阻结构，能够简化工艺步骤，降低制造难度；此外，由于电阻结构利用的是原有的第二隔离结构的空间，相比于位于衬底表面上，电阻结构位于第二隔离结构中更加节省空间，降低生产成本。
附图说明
[0020]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
[0021]图1为一种半导体结构的示意图；
[0022]图2为本实施例提供的半导体结的俯视图；
[0023]图3为本实施例提供的半导体结构的制备方法中衬底的结构示意图；
[0024]图4-图6为本实施例提供的半导体结构的制备方法中形成第一沟槽及第二沟槽各步骤对应的结构示意图；
[0025]图7为本实施例提供的半导体结构的制备方法中形成初始氧化层、初始阻挡层及初始导电层的步骤对应的结构示意图；
[0026]图8为本实施例提供的半导体结构的制备方法中形成氧化层、阻挡层及导电层的步骤对应的结构示意图；
[0027]图9为本实施例提供的半导体结构的制备方法中形成绝缘层的步骤对应的结构示
意图。
具体实施方式
[0028]由
技术介绍
可知，相关技术中电阻结构制备过程复杂，电阻结构占用空间较大，生产成本高。
[0029]参考图1，图1为相关技术中一种半导体结构的示意图，衬底100包括阵列区域110和外围区域120；阵列区域110内具有第一隔离结构500及有源区800；有源区800及第一隔离结构500中具有栅极结构400及氧化层300，栅极结构400包括阻挡层410及导电层420；外围区域120内具有第二隔离结构600；衬底100表面具有绝缘层700，外围区域120的衬底100表面还有电阻结构200。
[0030]经分析发现，阵列区域110内的栅极结构400及氧化层300制备完成后，才能制备电阻结构200，因此整个制备的流程较多、工艺较复杂；另外，电阻结构200通常在衬底100表面形成，电阻结构200占用的空间较大，第二隔离结构600内的空间得不到充分利用，生产成本较高。
[0031]为解决上述问题，本专利技术实施例提供一种半导体结构的制备方法，包括：在形成栅极结构的工艺步骤中，同时在外围区域的所述第二隔离结构内形成电阻结构。因此，本专利技术实施例利用原有制造栅极结构的工艺步骤，同时形成电阻结构，能够简化工艺步骤，降低制造难度；另外，在第二隔离结构内形成电阻结构，可以使第二隔离结构内的空间得到充分利用，从而减小电阻占用的空间，降低生产成本。
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【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供衬底，所述衬底包括阵列区域和外围区域，所述阵列区域具有有源区和第一隔离结构，所述外围区域具有第二隔离结构；在所述阵列区域内形成栅极结构，且在形成所述栅极结构的工艺步骤中，同时在所述外围区域的所述第二隔离结构内形成电阻结构。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述栅极结构以及所述电阻结构的工艺步骤，包括：在所述阵列区域内形成第一沟槽，且同时在所述外围区域的所述第二隔离结构内形成第二沟槽；在所述第一沟槽内和所述第二沟槽内沉积导电层，位于所述第一沟槽内的所述导电层用于构成所述栅极结构，位于所述第二沟槽内的所述导电层用于构成所述电阻结构；在所述栅极结构表面、所述电阻结构表面及所述衬底表面形成绝缘层。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成所述第一沟槽以及所述第二沟槽的工艺步骤包括：在所述衬底上依次沉积掩膜层和图形化的光刻层；以所述图形化的光刻层作为掩膜版刻蚀所述掩膜层，形成图形化的掩膜层；以所述图形化的掩膜层作为掩膜版刻蚀所述衬底，形成所述第一沟槽和所述第二沟槽。4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一沟槽位于所述有源区内和所述第一隔离结构内。5.根据权利要求2所述的半导体结构的制备方法，其特征在于，形成所述导电层之前，还包括：在所述第一沟槽和所述第二沟槽的侧壁和底部形成初始氧化层，所述初始氧化层还覆盖所述衬底的表面；在所述初始氧化层的表面形成初始阻挡层。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述导电层的步骤包括：在所述初始阻挡层上沉积初始导电层，所述初始导电层覆盖所述初始阻挡层的表面并且填满所述第一沟槽和...

【专利技术属性】
技术研发人员：龙强，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：