一种集成结势垒肖特基的MOSFET器件制造技术

本发明专利技术公开了一种集成结势垒肖特基的MOSFET器件，属于半导体制造领域，用于解决在MOSFET器件的外部并联肖特基二极管的方式导致集成了MOSFET器件的芯片尺寸增大、制作成本增多的技术问题。器件包括：外延层，以及外延层的表面排布的若干形状相同、结构相同的元胞；每个元胞均至少包括阱区、源极区域以及高掺杂P型区域；阱区的周围环绕有结势垒肖特基区域，结势垒肖特基区域包括多层环状高掺杂P型区域以及若干个肖特基区域；阱区与相邻的环状高掺杂P型区域之间形成结型场效应管JFET区域；肖特基区域以及JFET区域的离子掺杂浓度大于或等于外延层的离子掺杂浓度，JFET区域的宽度以及每层环状高掺杂P型区域的间距均在预设区间内取值。内取值。内取值。

【技术实现步骤摘要】
一种集成结势垒肖特基的MOSFET器件


[0001]本申请涉及半导体制造领域，尤其涉及一种集成结势垒肖特基的MOSFET器件。

技术介绍

[0002]碳化硅晶体中存在基晶面位错，在一定条件下，基晶面位错可以转化为堆垛层错。当碳化硅功率MOSFET器件中的体二极管导通时，在双极性运行下，电子
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空穴的复合会使堆垛层错继续扩展，发生双极性退化。这一现象使得碳化硅功率MOSFET器件的导通压电阻增大，阻断模式下的漏电流增大，碳化硅功率MOSFET器件中的体二极管的导通压降增大，从而降低碳化硅功率MOSFET器件的可靠性。
[0003]在实际的电路应用中，为了避免双极性退化，一般使用外部反向并联肖特基二极管来抑制功率MOSFET器件中的体二极管。然而，这种方法会增大芯片的尺寸，且肖特基二极管的单价较高，因此这样产品结构会提高功率MOSFET器件的成本。

技术实现思路

[0004]本申请实施例提供了一种集成结势垒肖特基的MOSFET器件，用于解决如下技术问题：在MOSFET器件的外部并联肖特基二极管的方式导致集成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成结势垒肖特基的MOSFET器件，其特征在于，所述MOSFET器件包括：外延层，以及所述外延层的表面排布的若干形状相同、结构相同的元胞；所述外延层为N型半导体；每个所述元胞均包括阱区、源极区域以及高掺杂P型区域，所述阱区为P型半导体，所述源极区域为N型半导体；所述源极区域位于所述阱区内部，所述源极区域环绕所述高掺杂P型区域；其中，所述源极区域的离子注入深度小于所述阱区的离子注入深度，所述高掺杂P型区域与所述阱区相接触；所述阱区与所述外延层形成第一PN结，所述阱区与所述源极区域形成第二PN结；所述阱区周围环绕有结势垒肖特基区域，所述结势垒肖特基区域包括多层环状高掺杂P型区域，以及每层所述环状高掺杂P型区域之间形成的肖特基区域；所述多层环状高掺杂P型区域与所述高掺杂P型区域的离子掺杂浓度相同；所述环状高掺杂P型区域与所述外延层形成第三PN结；所述阱区与相邻的所述环状高掺杂P型区域之间形成结型场效应管JFET区域；所述肖特基区域以及所述JFET区域的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度，所述JFET区域的宽度以及每层环状高掺杂P型区域的间距均在相同的预设区间内取值。2.根据权利要求1所述的一种集成结势垒肖特基的MOSFET器件，其特征在于，所述MOSFET器件还包括第一接触金属；所述第一接触金属覆盖于所述高掺杂P型区域的表面，与所述高掺杂P型区域形成欧姆接触；所述第一接触金属的一部分与所述源极区域相接触，以抑制所述MOSFET器件内部的寄生双极晶体管效应。3.根据权利要求2所述的一种集成结势垒肖特基的MOSFET器件，其特征在于，所述MOSFET器件还包括第二接触金属；所述第二接触金属覆盖于所述结势垒肖特基区域的表面，与所述结势垒肖特基区域中的若干个肖特基区域形成肖特基接触；所述第一接触金属...

【专利技术属性】
技术研发人员：于霄恬，
申请(专利权)人：海科嘉兴电力科技有限公司，
类型：发明
国别省市：