移位寄存器单元和栅极驱动电路制造技术

一种移位寄存器单元和栅极驱动电路，所述移位寄存器单元包括：上拉电路，被配置为将输入信号端信号提供至总上拉节点，并在下拉总上拉节点电位；控制电路，连接至总上拉节点和下拉节点，被配置为控制下拉节点电位；级联电路，连接至总上拉节点、下拉节点以及级联输出端和控制时钟信号端，被配置为将控制时钟信号端信号提供至级联输出端，和下拉级联输出端电位；N个输出电路中第n输出电路连接至输入信号端、下拉节点、第n输出信号端和第n分上拉节点，被配置为将输入信号端信号输入至第n分上拉节点，在其电位控制下将第n输出时钟信号端信号提供至第n输出信号端，和在下拉节点电位控制下下拉第n输出信号端电位。下下拉第n输出信号端电位。下下拉第n输出信号端电位。

【技术实现步骤摘要】
移位寄存器单元和栅极驱动电路


[0001]本公开涉及显示
，尤其涉及一种移位寄存器单元和栅极驱动电路。

技术介绍

[0002]在现有的显示装置中，通常包括至少一个栅极驱动电路。在显示装置显示图像时，通过栅极驱动电路可实现显示装置的各子像素行的扫描，从而根据待显示图像对应的图像数据，对子像素行中的各子像素充电，以实现图像显示。

技术实现思路

[0003]一方面，提供了一种移位寄存器单元，包括上拉电路、控制电路、级联电路和N个输出电路。上拉电路连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位。控制电路连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位。级联电路连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的级联输出端和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述级联输出端，以及在所述下拉节点的电位的控制下下拉所述级联输出端的电位。N个输出电路分别连接至所述输入信号端、所述下拉节点，以及所述移位寄存器单元的N个输出时钟信号端、N个分上拉节点和N个输出信号端，其中第n输出电路连接至所述输入信号端、所述下拉节点、第n输出信号端和第n分上拉节点，并且被配置为将所述输入信号端的信号输入至所述第n分上拉节点，在第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至第n输出信号端，以及在所述下拉节点的电位的控制下下拉所述第n输出信号端的电位，其中N为大于1的整数，n为整数且1≤n≤N。
[0004]在一些实施例中，第n输出电路包括：输入子电路、输出子电路和下拉子电路。输入子电路连接至所述输入信号端和所述第n分上拉节点，并且被配置为将所述输入信号端的信号提供至所述第n分上拉节点。输出子电路连接至所述第n分上拉节点、所述第n输出时钟信号端以及所述第n输出信号端，并且被配置为在所述第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至所述第n输出信号端。下拉子电路连接至所述下拉节点，并且被配置为在所述下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端的电位。
[0005]在一些实施例中，所述下拉节点包括第一下拉节点和第二下拉节点，所述下拉子电路包括第一下拉子电路和第二下拉子电路。所述第一下拉子电路连接至所述第一下拉节点，并且被配置为在所述第一下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端中至少之一的电位。所述第二下拉子电路连接至所述第二下拉节点，并且被配置为在所述第二下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端中至少之一的电位。
[0006]在一些实施例中，所述控制电路包括：第一控制子电路和第二控制子电路。第一控制子电路连接至所述总上拉节点和所述第一下拉节点，并且被配置为根据所述总上拉节点的电位来控制所述第一下拉节点的电位。第二控制子电路，连接至所述总上拉节点和所述第二下拉节点，并且被配置为根据所述总上拉节点的电位来控制所述第二下拉节点的电位。
[0007]在一些实施例中，第n输出电路还包括：复位子电路，连接至所述第n分上拉节点以及所述移位寄存器单元的复位信号端和参考信号端，并且被配置为在所述复位信号端的信号的控制下利用所述参考信号端的电位来复位所述第n分上拉节点。
[0008]在一些实施例中，所述输入子电路还连接至电源信号端，并且被配置为在所述输入信号端的信号的控制下将所述电源信号端的电位提供至所述第n分上拉节点。
[0009]在一些实施例中，所述N个输出时钟信号端中的第一输出时钟信号端与所述控制时钟信号端连接。
[0010]在一些实施例中，所述输入子电路包括：第一晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接至所述输入信号端，所述第一晶体管的第二极连接至所述第n分上拉节点。
[0011]在一些实施例中，所述输入子电路包括：第一晶体管，所述第一晶体管的栅极连接至所述输入信号端，所述第一晶体管的第一极连接至所述电源信号端，所述第一晶体管的第二极连接至所述第n分上拉节点。
[0012]在一些实施例中，所述输出子电路包括第二晶体管和第一电容。所述第二晶体管的栅极连接至所述第n分上拉节点，所述第二晶体管的第一极连接至所述第n输出时钟信号端，所述第二晶体管的第二极连接至所述第n输出信号端。第一电容，所述第一电容的第一端连接至所述第n分上拉节点，所述第一电容的第二端连接至所述第n输出信号端。
[0013]在一些实施例中，所述下拉子电路包括：第三晶体管和第四晶体管。所述第三晶体管的栅极连接至所述下拉节点，所述第三晶体管的第一极连接至所述移位寄存器单元的第一参考信号端，所述第三晶体管的第二极连接至所述第n分上拉节点。所述第四晶体管的栅极连接至所述下拉节点，所述第四晶体管的第一极连接至所述移位寄存器单元的第二参考信号端，所述第四晶体管的第二极连接至所述第n输出信号端。
[0014]在一些实施例中，所述第一下拉子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接至所述第一下拉节点，所述第三晶体管的第一极连接至所述移位寄存器单元的第一参考信号端，所述第三晶体管的第二极连接至所述第n分上拉节点，所述第四晶体管的栅极连接至所述第一下拉节点，所述第四晶体管的第一极连接至所述移位寄存器单元的第二参考信号端，所述第四晶体管的第二极连接至所述第n输出信号端。所述第二下拉子电路包括第五晶体管和第六晶体管，所述第五晶体管的栅极连接至所述第二下拉节点，所述第五晶体管的第一极连接至所述第一参考信号端，所述第五晶体管的第二极连接至所述第n分上拉节点，所述第六晶体管的栅极连接至所述第二下拉节点，所述第六晶体管的第一极连接至所述第二参考信号端，所述第六晶体管的第二极连接至所述第n输出信号端。
[0015]在一些实施例中，所述复位子电路包括第七晶体管，所述第七晶体管的栅极连接至所述复位信号端，所述第七晶体管的第一极连接至所述参考信号端，所述第七晶体管的第二极连接至所述第n分上拉节点。
[0016]在一些实施例中，所述控制电路包括：第八晶体管和第九晶体管。第八晶体管，所述第八晶体管的栅极和所述第八晶体管的第一极连接至所述移位寄存器单元的电源信号端，所述第八晶体管的第二极连接至所述下拉节点。第九晶体管，所述第九晶体管的栅极连接至所述总上拉节点，所述第九晶体管的第一极连接至所述移位寄存器单元的参考信号端，所述第九晶体管的第二极连接至所述下拉节点。
[0017]在一些实施例中，所述第一控制子电路包括第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管，所述第十晶体管的栅极和所述第十晶体管的第一极连接至所述移位寄存器单元的电源信号端，所述第十晶体管的第二极与所述第十一晶体管的栅极连接，所述第十一晶体管的第一极连接至所述电源信号端，所述第十一晶体管的第二极连接至所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：上拉电路，连接至所述移位寄存器单元的输入信号端、总上拉节点和下拉节点，所述上拉电路被配置为将输入信号端的信号提供至所述总上拉节点，并在所述下拉节点的电位的控制下下拉所述总上拉节点的电位；控制电路，连接至所述总上拉节点和所述下拉节点，所述控制电路被配置为根据所述总上拉节点的电位来控制所述下拉节点的电位；级联电路，连接至所述总上拉节点、所述下拉节点以及所述移位寄存器单元的级联输出端和控制时钟信号端，所述级联电路被配置为在所述总上拉节点的电位的控制下将所述控制时钟信号端的信号提供至所述级联输出端，以及在所述下拉节点的电位的控制下下拉所述级联输出端的电位；N个输出电路，分别连接至所述输入信号端、所述下拉节点以及所述移位寄存器单元的N个输出时钟信号端、N个分上拉节点和N个输出信号端，其中第n输出电路连接至所述输入信号端、所述下拉节点、第n输出信号端和第n分上拉节点，并且被配置为将所述输入信号端的信号输入至所述第n分上拉节点，在第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至第n输出信号端，以及在所述下拉节点的电位的控制下下拉所述第n输出信号端的电位，其中N为大于1的整数，n为整数且1≤n≤N。2.根据权利要求1所述的移位寄存器单元，其中，第n输出电路包括：输入子电路，连接至所述输入信号端和所述第n分上拉节点，并且被配置为将所述输入信号端的信号提供至所述第n分上拉节点；输出子电路，连接至所述第n分上拉节点、所述第n输出时钟信号端以及所述第n输出信号端，并且被配置为在所述第n分上拉节点的电位的控制下将所述第n输出时钟信号端的信号提供至所述第n输出信号端；以及，下拉子电路，连接至所述下拉节点，并且被配置为在所述下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端的电位。3.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点包括第一下拉节点和第二下拉节点，所述下拉子电路包括第一下拉子电路和第二下拉子电路，其中，所述第一下拉子电路连接至所述第一下拉节点，并且被配置为在所述第一下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端中至少之一的电位；所述第二下拉子电路连接至所述第二下拉节点，并且被配置为在所述第二下拉节点的电位的控制下，下拉所述第n分上拉节点和所述第n输出信号端中至少之一的电位。4.根据权利要求3所述的移位寄存器单元，其中，所述控制电路包括：第一控制子电路，连接至所述总上拉节点和所述第一下拉节点，并且被配置为根据所述总上拉节点的电位来控制所述第一下拉节点的电位；第二控制子电路，连接至所述总上拉节点和所述第二下拉节点，并且被配置为根据所述总上拉节点的电位来控制所述第二下拉节点的电位。5.根据权利要求2或3所述的移位寄存器单元，其中，第n输出电路还包括：复位子电路，连接至所述第n分上拉节点以及所述移位寄存器单元的复位信号端和参考信号端，并且被配置为在所述复位信号端的信号的控制下利用所述参考信号端的电位来复位所述第n分上拉节点。
6.根据权利要求2至5中任一项所述的移位寄存器单元，其中，所述输入子电路还连接至电源信号端，并且被配置为在所述输入信号端的信号的控制下将所述电源信号端的电位提供至所述第n分上拉节点。7.根据权利要求1至6中任一项所述的移位寄存器单元，其中，所述N个输出时钟信号端中的第一输出时钟信号端与所述控制时钟信号端连接。8.根据权利要求2所述的移位寄存器单元，其中，所述输入子电路包括：第一晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极连接至所述输入信号端，所述第一晶体管的第二极连接至所述第n分上拉节点。9.根据权利要求6所述的移位寄存器单元，其中，所述输入子电路包括：第一晶体管，所述第一晶体管的栅极连接至所述输入信号端，所述第一晶体管的第一极连接至所述电源信号端，所述第一晶体管的第二极连接至所述第n分上拉节点。10.根据权利要求2所述的移位寄存器单元，其中，所述输出子电路包括：第二晶体管，所述第二晶体管的栅极连接至所述第n分上拉节点，所述第二晶体管的第一极连接至所述第n输出时钟信号端，所述第二晶体管的第二极连接至所述第n输出信号端；以及第一电容，所述第一电容的第一端连接至所述第n分上拉节点，所述第一电容的第二端连接至所述第n输出信号端。11.根据权利要求2所述的移位寄存器单元，其中，所述下拉子电路包括：第三晶体管，所述第三晶体管的栅极连接至所述下拉节点，所述第三晶体管的第一极连接至所述移位寄存器单元的第一参考信号端，所述第三晶体管的第二极连接至所述第n分上拉节点；第四晶体管，所述第四晶体管的栅极连接至所述下拉节点，所述第四晶体管的第一极连接至所述移位寄存器单元的第二参考信号端，所述第四晶体管的第二极连接至所述第n输出信号端。12.根据权利要求3所述的移位寄存器单元，其中，所述第一下拉子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接至所述第一下拉节点，所述第三晶体管的第一极连接至所述移位寄存器单元的第一参考信号端，所述第三晶体管的第二极连接至所述第n分上拉节点，所述第四晶体管的栅极连接至所述第一下拉节点，所述第四晶体管的第一极连接至所述移位寄存器单元的第二参考信号端，所述第四晶体管的第二极连接至所述第n输出信号端；所述第二下拉子电路包括第五晶体管和第六晶体管，所述第五晶体管的栅极连接至所述第二下拉节点，所述第五晶体管的第一极连接至所述第一参考信号端，所述第五晶体管的第二极连接至所述第n分上拉节点，所述第六晶体管的栅极连接至所述第二下拉节点，所述第六晶体管的第一极连接至所述第二参考信号端，所述第六晶体管的第二极连接至所述第n输出信号端。13.根据权利要求5所述的移位寄存器单元，其中，所述复位子电路包括第七晶体管，所述第七晶体管的栅极连接至所述复位信号端，所述第七晶体管的第一极连接至所述参考信号端，所述第七晶体管的第二极连接至所述第n分上拉节点。14.根据权利要求1所述的移位寄存器单元，其中，所述控制电路包括：
第八晶体管，所述第八晶体管的栅极和所述第八晶体管的第一极连接至所述移位寄存器单元的电源信号端，所述第八晶体管的第二极连接至所述下拉节点；第九晶体管，所述第九晶体管的栅极连接至所述总上拉节点，所述第九晶体管的第一极连接至所述移位寄存器单元的参考信号端，所述第九晶体管的第二极连接至所述下拉...

【专利技术属性】
技术研发人员：杨涛，缪应蒙，陈东川，廖燕平，刘建涛，
申请(专利权)人：北京京东方显示技术有限公司，
类型：新型
国别省市：