电平转换电路制造技术

一种电平转换电路。所述电平转换电路包括：输入子电路、隔离子电路及输出子电路；其中，所述输入子电路包括：第一NMOS管、第二NMOS管、反相器；所述输出子电路包括：第一PMOS管及第二PMOS管；所述第一NMOS管及第二NMOS管，源极接地，漏极与所述隔离子电路连接；所述隔离子电路与所述第一PMOS管及第二PMOS管的漏极连接；所述第一NMOS管及第二NMOS管的阈值电压，小于所述第一PMOS管及第二PMOS管的阈值电压；所述隔离子电路，用于连通所述输入子电路及输出子电路，并为所述第一NMOS管及第二NMOS管提供相适应的漏极电压。应用上述方案，可以提高电平转换电路的电平转换速度。提高电平转换电路的电平转换速度。提高电平转换电路的电平转换速度。

【技术实现步骤摘要】
电平转换电路


[0001]本专利技术涉及电子电路领域，尤其涉及一种电平转换电路。

技术介绍

[0002]半导体存储器中通常具有电平转换电路，用于将逻辑电平转换为所需的高电压或低电压。
[0003]现有的电平转换电路中，所使用的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)管，均为高压CMOS管。所谓高压CMOS管，即可以用于传输高压的CMOS管，该高压至少大于输入的逻辑电平值。所述高压CMOS管的阈值电压的典型值(Vt)约为1.0V，有的甚至可以大于1.0V。
[0004]由于CMOS管的饱和电流值，与MOS管的阈值电压呈反比，CMOS管的阈值电压越高，CMOS管的饱和电流值越小，电平转换过程中，流过CMOS管的电流也就越小，由此导致现有电平转换电路的翻转时间较长，电平转换速度较慢。

技术实现思路

[0005]本专利技术解决的技术问题是：提高电平转换电路的电平转换速度。
[0006]为解决上述技术问题，本专利技术实施例提供一种电平转换电路，所述电平转换电路包括：输入子电路、隔离子电路及输出子电路；其中，所述输入子电路包括：第一NMOS管、第二NMOS管、反相器；所述输出子电路包括：第一PMOS管及第二PMOS管；
[0007]所述第一NMOS管的栅极与逻辑信号输出端及所述反相器的输入端连接；所述反相器的输出端与所述第二NMOS管的栅极连接；所述第一NMOS管及第二NMOS管，源极接地，漏极与所述隔离子电路连接；所述隔离子电路与所述第一PMOS管及第二PMOS管的漏极连接；所述第一PMOS管的栅极与所述第二PMOS管的漏极连接，所述第二PMOS管的栅极与所述第一PMOS管的漏极连接；所述第一PMOS管及第二PMOS管的源极与电源电压输出端连接；
[0008]所述第一NMOS管及第二NMOS管的阈值电压，小于所述第一PMOS管及第二PMOS管的阈值电压；所述隔离子电路，用于连通所述输入子电路及输出子电路，并为所述第一NMOS管及第二NMOS管提供相适应的漏极电压。
[0009]可选地，所述隔离子电路，包括：第三NMOS管及第四NMOS管；其中：
[0010]所述第三NMOS管及第四NMOS管的栅极，均与电源电压输出端连接；所述第三NMOS管的源极与所述第一NMOS管的漏极连接；所述第四NMOS管的源极与所述第二NMOS管的漏极连接；所述第三NMOS管的漏极与所述第一PMOS管的漏极连接；所述第四NMOS管的漏极与所述第二PMOS管的漏极连接；
[0011]所述第三NMOS管及第四NMOS管的阈值电压小于所述第一NMOS管及第二NMOS管的阈值电压。
[0012]可选地，所述第三NMOS管及第四NMOS管阈值电压的典型值，大于或等于0V，小于或等于0.2V。
[0013]可选地，所述电平转换电路还包括：第五NMOS管，所述第五NMOS管与所述第一PMOS管并联，所述第五NMOS管的栅极与所述反相器的输出端连接。
[0014]可选地，所述电平转换电路还包括：第六NMOS管，所述第六NMOS管与所述第二PMOS管并联，所述第六NMOS管的栅极与所述逻辑信号输出端连接。
[0015]可选地，所述第五NMOS管及第六NMOS管阈值电压的典型值，大于或等于1V。
[0016]可选地，所述第一PMOS管及第二PMOS管阈值电压的典型值，大于或等于1。
[0017]可选地，所述第一NMOS管及第二NMOS管阈值电压的典型值，大于或等于0.7V且小于或等于0.8V。
[0018]可选地，所述反相器由CMOS管构成。
[0019]可选地，所述反相器中CMOS管阈值电压的典型值，大于或等于0.7V，且小于或等于0.8V。
[0020]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0021]采用上述方案，由于隔离子电路的一端与第一NMOS管及第二NMOS管的漏极连接，另一端与第一PMOS管及第二PMOS管漏极连接，并且，所述隔离子电路可以连通输入子电路及输出子电路，由此可以使得隔离子电路能够将第一PMOS管及第二PMOS管的漏极电压，转换成与第一NMOS管及第二NMOS管相适应的漏极电压，进而在所述第一NMOS管及第二NMOS管的阈值电压，小于所述第一PMOS管及第二PMOS管的阈值电压时，相对于第一NMOS管及第二NMOS管的阈值电压，与所述第一PMOS管及第二PMOS管的阈值电压相等的情况，本专利技术的方案，可以使得由输入子电路流向输出子电路的电流更大，从而可以提高电平转换速度。
[0022]进一步，通过设置第五NMOS管或第六NMOS管，第五NMOS管及第六NMOS管均与输入子电路连接，由此可以进一步提高输出端充放电的速度，也就进一步提高电平转换速度。
附图说明
[0023]图1是一种电平转换电路的结构示意图；
[0024]图2是本专利技术实施例中一种电平转换电路的结构示意图；
[0025]图3是本专利技术实施例中另一种电平转换电路的结构示意图；
[0026]图4是图1中电平转换电路与本专利技术中电平转换电路之间电平转换速度的仿真结果对比示意图。
具体实施方式
[0027]图1为一种现有电平转换电路的结构示意图。参照图1，所述电路转换电路10可以包括：反相器11，第一MOS管P1，第二MOS管P2，第三MOS管N1及第四MOS管N2。其中，第一MOS管P1及第二MOS管P2为PMOS管，第三MOS管N1及第四MOS管N2为NMOS管。
[0028]反相器11的输入端及第三MOS管N1的栅极，与逻辑信号输出端IN连接。第三MOS管N1的漏极与第一MOS管P1的漏极连接。第四MOS管N2的栅极与反相器11的输出端连接。第四MOS管N2的源极与第三MOS管N1的源极均连接至地线VSS。第一MOS管P1及第二MOS管P2的源极均与电源电压输出端VDD连接。第一MOS管P1的栅极，与第二MOS管P2的漏极及第四MOS管N2的漏极连接。第二MOS管P2的栅极与第一MOS管P1的漏极连接。
[0029]当逻辑信号输出端IN输出的逻辑信号的电压为高电平时，第三MOS管N1导通，第四
MOS管N2断开，使得第二MOS管P2的栅极电压为低电平，进而使得第二MOS管P2导通，输出端out输出电压值接近电源电压输出端VDD所输出的电压，即为高电平。
[0030]当逻辑信号输出端IN输出的逻辑信号的电压为低电平时，第三MOS管N1断开，第四MOS管N2导通，使得第一MOS管P1的栅极电压为低电平，进而使得第一MOS管P1导通，此时，输出端out输出电压值为低电平。
[0031]在上述电路转换电路10中，第一MOS管P1及第二MOS管P2均直接与电源电压输出端VDD连接，故第一MOS管P1及第二MOS管P2需为高压晶体管，从而才能在高压条件下正常工作。
[0032]由于第三MOS本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电平转换电路，其特征在于，包括：输入子电路、隔离子电路及输出子电路；其中，所述输入子电路包括：第一NMOS管、第二NMOS管、反相器；所述输出子电路包括：第一PMOS管及第二PMOS管；所述第一NMOS管的栅极与逻辑信号输出端及所述反相器的输入端连接；所述反相器的输出端与所述第二NMOS管的栅极连接；所述第一NMOS管及第二NMOS管，源极接地，漏极与所述隔离子电路连接；所述隔离子电路与所述第一PMOS管及第二PMOS管的漏极连接；所述第一PMOS管的栅极与所述第二PMOS管的漏极连接，所述第二PMOS管的栅极与所述第一PMOS管的漏极连接；所述第一PMOS管及第二PMOS管的源极与电源电压输出端连接；所述第一NMOS管及第二NMOS管的阈值电压，小于所述第一PMOS管及第二PMOS管的阈值电压；所述隔离子电路，用于连通所述输入子电路及输出子电路，并为所述第一NMOS管及第二NMOS管提供相适应的漏极电压。2.如权利要求1所述的电平转换电路，其特征在于，所述隔离子电路，包括：第三NMOS管及第四NMOS管；其中：所述第三NMOS管及第四NMOS管的栅极，均与电源电压输出端连接；所述第三NMOS管的源极与所述第一NMOS管的漏极连接；所述第四NMOS管的源极与所述第二NMOS管的漏极连接；所述第三NMOS管的漏极与所述第一PMOS管的漏极连接；所述第四NMOS管的漏...

【专利技术属性】
技术研发人员：杨丽婷，倪昊，刘晓艳，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：