晶片级测试方法及装置制造方法及图纸

本发明专利技术实施例涉及晶片级测试方法及装置。本发明专利技术实施例提供一种用于测试半导体装置的方法及系统。所述方法包含：提供具有输入端子及输出端子的受测试装置DUT；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二周期期间将应力信号施加到所述DUT的所述输入端子；响应于所述DUT的所述输出端子处的所述应力信号获得输出信号；及将所述输出信号与所述应力信号进行比较。所述应力信号包含多个序列，每一序列具有斜升阶段及斜降阶段。所述应力信号具有第二电压电平及第三电压电平。具有第二电压电平及第三电压电平。具有第二电压电平及第三电压电平。

【技术实现步骤摘要】
晶片级测试方法及装置


[0001]本专利技术实施例涉及晶片级测试方法及装置。

技术介绍

[0002]在半导体制造中，晶片通常经历许多制程以形成集成电路。执行各种晶片级测试以确定各种条件下集成电路的性能及可靠性以及晶片接受。晶片级可靠性测试用于检测与在集成电路制造期间产生的缺陷相关联的早期故障的可能性。通常，可靠性测试涉及使用各种技术(例如开/关电力循环)对集成电路加应力及施加超过正常操作条件的电压。然而，归因于在测试期间集成电路的非预期损坏或劣化，当前测试技术可提供无效的可靠性评估。因此，期望开发用于测试的更有效的加应力方法。

技术实现思路

[0003]本专利技术的实施例涉及一种方法，其包括：提供具有输入端子及输出端子的受测试装置(DUT)；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二个周期期间将应力信号施加到所述DUT的所述输入端子，所述应力信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述应力信号具有第二电压电平及第三电压电平；响应于所述DUT的所述输出端子的所述应力信号获得输出信号；及将所述输出信号与所述应力信号进行比较。
[0004]本专利技术的实施例涉及一种方法，其包括：提供具有输入端子及输出端子的受测试装置(DUT)；将应力信号施加到所述DUT的所述输入端子；响应于在所述DUT的所述输出端子处的所述应力信号获得输出信号，所述输出信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述输出信号具有第一电压电平及第二电压电平；将所述输出信号与所述应力信号进行比较；及基于所述输出信号与所述应力信号之间的所述比较的结果确定所述DUT是否具有异常结构。
[0005]本专利技术的实施例涉及一种半导体装置，其包括：第一输入端子，其经配置以接收应力信号；输出端子，其经配置以响应于所述应力信号产生输出信号；衬底；栅极，其安置于所述衬底上；及接点，其安置于所述衬底上及所述栅极旁边，其中所述接点经电连接到所述第一输入端子或所述输出端子，且其中所述栅极与所述接点之间的距离小于3纳米(nm)。
附图说明
[0006]当结合附图阅读时从下列实施方式最好地理解本揭露的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。实际上，为清晰论述，各种构件的尺寸可任意增大或减小。
[0007]图1是根据本揭露的一些实施例的用于测试半导体装置的系统的图解视图。
[0008]图2A是根据本揭露的一些实施例的用于测试晶片的多步功率信号的说明。
[0009]图2B是根据本揭露的一些实施例的序列的多步斜升及斜降阶段的说明。
[0010]图3A是用于在常规动态电压应力测试方法中测试晶片的单步功率信号的说明。
[0011]图3B是用于在常规高电压应力测试方法中测试晶片的单步功率信号的说明。
[0012]图4是根据本揭露的一些实施例的用于测试晶片的多步功率信号的说明。
[0013]图5是根据本揭露的一些实施例的用于测试晶片的多步功率信号的说明。
[0014]图6是根据本揭露的一些实施例的用于测试晶片的多步功率信号的说明。
[0015]图7是说明根据本揭露的一些实施例的方法的流程图。
[0016]图8是说明根据本揭露的一些实施例的方法的流程图。
[0017]图9是根据本揭露的一些实施例的反向器电路的说明。
[0018]图10是说明根据图9中的实施例的输入及输出信号的波形的时序图。
[0019]图11A说明根据本揭露的一些实施例的半导体结构。
[0020]图11B说明根据本揭露的一些实施例的半导体结构。
具体实施方式
[0021]以下揭露提供用于实施所提供主题的不同构件的许多不同实施例或实例。在下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不希望为限制性的。例如，在以下描述中，在第二构件上方或上形成第一构件可包含其中第一构件及第二构件形成为直接接触的实施例，且也可包含其中额外构件可形成于第一构件与第二构件之间，使得第一构件及第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是出于简单及清晰的目的且本身不指示所论述的各种实施例及/或配置之间的关系。
[0022]下文详细讨论本揭露的实施例。然而，应了解，本揭露提供可在各种特定内容背景中体现的许多可应用专利技术概念。所讨论的特定实施例仅是说明性的且不限制本揭露的范围。
[0023]此外，为便于描述，例如“在
……
下方”、“在
……
下”、“下”、“在
……
上方”、“上”、“下”、“左”、“右”及类似物的空间相对术语可在本文中用于描述一个元件或构件与图中说明的另一(些)元件或构件的关系。除在图中描绘的定向以外，空间相对术语也希望涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。应理解，当元件被称为“连接”或“耦合”到另一元件时，其可直接连接或耦合到另一元件或可存在中介元件。
[0024]在一些常规电压应力测试中，可需要改进用于晶片级测试的筛分速率(即，故障计数除以总装置数目)。发现快速改变集成电路(IC)中的半导体装置的切换状态(即，“0”状态或“1”状态)可改进晶片级测试的筛分速率。根据本揭露的一些实施例，信号发生器可提供循环交变电压应力(CAVS)，应力信号具有多个序列，其使电压电平在时间周期中在高电压电平与低电压电平之间交替地波动。在多个斜升及斜降阶段期间，集成电路(IC)中的半导体装置的切换状态(即，“0”状态或“1”状态)可通过CAVS更容易地改变。原因是场效应是局部交替的。因此，应力信号可使一些半导体装置变为短路模式作为故障计数。归因于多个斜升及斜降阶段，可增加IC中的半导体装置的调换速率。因此，可改进晶片级测试的筛分速率。
[0025]图1是根据本揭露的一些实施例的用于测试半导体装置的系统100的图解视图。图
2A是根据本揭露的一些实施例的用于测试晶片的多步功率信号的说明。
[0026]参考图1及图2A，系统100经配置以测试形成在晶片110上的集成电路(IC)。晶片110可称为受测试装置(DUT)。晶片110可包括元素半导体，例如硅、锗或金刚石。晶片110可包含形成于其上的一或多个IC 112(或芯片)。可在相邻IC 112之间提供切割道，使得IC可在后续处理中分离。
[0027]在一些实施例中，系统100可为自动测试设备(ATE)。系统100可包含为测试提供适当操作及功能环境的硬件及软件组件。在一些实施例中，系统100包含信号发生器102、耦合器104及模块106。
[0028]信号发生器102经配置以产生循环交变电压应力(CAVS)。CAVS包含在第一周期210期间的第一电压电平200的信号及在第一周期210之后的第二周期212期间的应力信号220。应理解本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：提供具有输入端子及输出端子的受测试装置DUT；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二个周期期间将应力信号施加到所述DUT的所述输入端子，所述应力信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述应力信号具有第二电压电平及第三电压电平；响应于所述DUT的所述输出端子处的所述应力信号获得输出信号；及将所述输出信号与所述应力信号进行比较。2.根据权利要求1所述的方法，其进一步包括基于所述输出信号与所述应力信号之间的所述比较的结果确定所述DUT是否具有异常结构。3.根据权利要求1所述的方法，其中所述第二电压电平比所述第一电压电平高约1.3到约3.0倍。4.根据权利要求1所述的方法，其中所述DUT包括：PMOS，其具有连接到所述DUT的所述输入端子的源极、栅极及连接到所述DUT的所述输出端子的漏极；及NMOS，其具有连接到接地的源极、连接到所述PMOS的所述栅极的栅极及连接到所述DUT的所述输出端子的漏极。5.一种方法，其包括：提供具有输入端子及输出端子的受测试装置DUT；将应力信号施加到所述DUT的所述输入端子；响应于在所述DUT的所述输出端子处的所述应力信号获得输出信号，所述输出信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述输出信号具有第一电压电平及第二电压电平；...

【专利技术属性】
技术研发人员：何军，林裕庭，林威勋，郭永良，卢胤龙，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：