晶片级测试方法及装置制造方法及图纸

本发明专利技术实施例涉及晶片级测试方法及装置。本发明专利技术实施例提供一种用于测试半导体装置的方法及系统。所述方法包含：提供具有输入端子及输出端子的受测试装置DUT；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二周期期间将应力信号施加到所述DUT的所述输入端子；响应于所述DUT的所述输出端子处的所述应力信号获得输出信号；及将所述输出信号与所述应力信号进行比较。所述应力信号包含多个序列，每一序列具有斜升阶段及斜降阶段。所述应力信号具有第二电压电平及第三电压电平。具有第二电压电平及第三电压电平。具有第二电压电平及第三电压电平。

【技术实现步骤摘要】
晶片级测试方法及装置


[0001]本专利技术实施例涉及晶片级测试方法及装置。

技术介绍

[0002]在半导体制造中，晶片通常经历许多制程以形成集成电路。执行各种晶片级测试以确定各种条件下集成电路的性能及可靠性以及晶片接受。晶片级可靠性测试用于检测与在集成电路制造期间产生的缺陷相关联的早期故障的可能性。通常，可靠性测试涉及使用各种技术(例如开/关电力循环)对集成电路加应力及施加超过正常操作条件的电压。然而，归因于在测试期间集成电路的非预期损坏或劣化，当前测试技术可提供无效的可靠性评估。因此，期望开发用于测试的更有效的加应力方法。

技术实现思路

[0003]本专利技术的实施例涉及一种方法，其包括：提供具有输入端子及输出端子的受测试装置(DUT)；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二个周期期间将应力信号施加到所述DUT的所述输入端子，所述应力信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述应力信号具有第二电压电平及第三电压电平；响应于所述DUT的所述输出端子本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：提供具有输入端子及输出端子的受测试装置DUT；在第一周期期间将具有第一电压电平的电压施加到所述DUT的所述输入端子；在所述第一周期之后的第二个周期期间将应力信号施加到所述DUT的所述输入端子，所述应力信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述应力信号具有第二电压电平及第三电压电平；响应于所述DUT的所述输出端子处的所述应力信号获得输出信号；及将所述输出信号与所述应力信号进行比较。2.根据权利要求1所述的方法，其进一步包括基于所述输出信号与所述应力信号之间的所述比较的结果确定所述DUT是否具有异常结构。3.根据权利要求1所述的方法，其中所述第二电压电平比所述第一电压电平高约1.3到约3.0倍。4.根据权利要求1所述的方法，其中所述DUT包括：PMOS，其具有连接到所述DUT的所述输入端子的源极、栅极及连接到所述DUT的所述输出端子的漏极；及NMOS，其具有连接到接地的源极、连接到所述PMOS的所述栅极的栅极及连接到所述DUT的所述输出端子的漏极。5.一种方法，其包括：提供具有输入端子及输出端子的受测试装置DUT；将应力信号施加到所述DUT的所述输入端子；响应于在所述DUT的所述输出端子处的所述应力信号获得输出信号，所述输出信号包含多个序列，所述序列中的每一者具有斜升阶段及斜降阶段，其中所述输出信号具有第一电压电平及第二电压电平；...

【专利技术属性】
技术研发人员：何军，林裕庭，林威勋，郭永良，卢胤龙，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：