半导体器件、具有其的三维存储器及存储系统技术方案

本申请提供了一种半导体器件、具有其的三维存储器及存储系统。该半导体器件包括：半导体衬底；多个晶体管结构，沿第一方向间隔设置于半导体衬底的一侧，各晶体管结构包括栅极、栅介质层和源/漏区，栅介质层和栅极层叠设置于半导体衬底表面，源/漏区位于栅极两侧的半导体衬底中，且位于栅极同一侧的相邻源/漏区沿第一方向延伸后不重叠；多个导电通道，设置于半导体衬底上，且导电通道与位于栅极两侧的源/漏区连接设置。本申请能够在保证半导体器件整体工艺版图面积不变的情况下，使源/漏区尺寸沿各晶体管结构的排列方向进一步延伸，从而可以扩大设置导电通道的接触孔的工艺窗口，进而提高了器件设计的灵活性。进而提高了器件设计的灵活性。进而提高了器件设计的灵活性。

【技术实现步骤摘要】
半导体器件、具有其的三维存储器及存储系统


[0001]本申请涉及半导体
，具体而言，涉及一种半导体器件、具有其的三维存储器及存储系统。

技术介绍

[0002]随着对集成度和存储容量的需求不断提高，3D NAND存储器应运而生。3D NAND存储器大大节省了硅片面积，降低制造成本，增加了存储容量。
[0003]在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3DNAND存储器结构，然而，其他的电路例如解码器(decoder)、页缓冲(page buffer)和锁存器(latch)等，这些外围电路都是CMOS器件形成的，CMOS器件的工艺无法与3D NAND器件集成在一起。目前工艺中，分别采用不同的工艺形成3D NAND存储器阵列和外围电路，然后通过键合技术将两者键合在一起。
[0004]在目前3D NAND存储器中CMOS的工艺中，对CMOS工艺要求越来越高，特别是尺寸缩小方面。在器件的有源(AA)区中，源/漏区用于与接触孔(CT)中导电通道连接引出导线，通过扩大源/漏区的尺寸虽然能扩大CT工艺的窗口，但是对工艺版图面积(space)要求比较高，对器件的尺寸缩小不利，器件设计的灵活性被限制。

技术实现思路

[0005]本申请的主要目的在于提供一种半导体器件、具有其的三维存储器及存储系统，以解决现有技术中半导体器件的尺寸难以进一步缩小而导致器件设计的灵活性被限制的问题。
[0006]为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，包括：半导体衬底；多个晶体管结构，沿第一方向间隔设置于半导体衬底的一侧，各晶体管结构包括栅极、栅介质层和源/漏区，栅介质层和栅极层叠设置于半导体衬底表面，源/漏区位于栅极两侧的半导体衬底中，且位于栅极同一侧的相邻源/漏区沿第一方向延伸后不重叠；多个导电通道，设置于半导体衬底上，且导电通道与位于栅极两侧的源/漏区连接设置。
[0007]进一步地，半导体衬底包括与晶体管结构一一对应的鳍体段，鳍体段位于同一晶体管结构的源/漏区之间，且栅极跨鳍体段设置，栅介质层至少设置于栅极与鳍体段之间。
[0008]进一步地，位于栅极同一侧的源/漏区沿第一方向交错设置；或栅极在半导体衬底表面具有第一投影区域，位于栅极同一侧的各源/漏区与第一投影区域的最小间距沿第一方向递增；或栅极在半导体衬底表面具有第一投影区域，位于栅极同一侧的各源/漏区与第一投影区域的最小间距沿第一方向先递增后递减；或栅极在半导体衬底表面具有第一投影区域，位于栅极同一侧的各源/漏区与第一投影区域的最小间距沿第一方向先递减后递增。
[0009]进一步地，在同一晶体管结构中，导电通道在半导体衬底表面具有第二投影区域，位于栅极一侧的源/漏区在半导体衬底表面具有第三区域，第二投影区域沿第一方向的长度为L1，第三区域沿第一方向的长度为L2，L2＞2L1。
[0010]进一步地，在同一晶体管结构中，位于栅极一侧的源/漏区在半导体衬底表面具有第三区域，第三区域沿第一方向的长度为L2，第三区域沿第二方向的长度为L3，L2＞L3，第二方向与第一方向垂直。
[0011]进一步地，在同一晶体管结构中，栅极在半导体衬底表面具有第一投影区域，源/漏区与第一投影区域的间距为H1，H1≤100nm。
[0012]进一步地，半导体器件还包括沿第一方向位于鳍体段两侧的隔离结构，隔离结构用于将半导体衬底分隔出多个有源区，栅介质层和栅极层叠至少设置于有源区表面，源/漏区位于栅极两侧的有源区中。
[0013]根据本申请的另一方面，提供了一种上述的半导体器件的制作方法，包括以下步骤：提供半导体衬底；在半导体衬底的一侧形成沿第一方向间隔设置的多个晶体管结构，各晶体管结构包括栅极、栅介质层和源/漏区，栅介质层和栅极层叠设置于半导体衬底表面，源/漏区位于栅极两侧的半导体衬底中，且位于栅极同一侧的相邻源/漏区沿第一方向延伸后不重叠；在半导体衬底上形成多个导电通道，导电通道与位于栅极两侧的源/漏区连接设置。
[0014]根据本申请的另一方面，还提供了一种三维存储器，包括存储器阵列、外围电路和互连层，存储器阵列与外围电路通过互连层键合连接，该外围电路包括上述的半导体器件。
[0015]根据本申请的另一方面，还提供了一种存储系统，包括控制器和三维存储器，三维存储器被配置为存储数据，控制器耦合到三维存储器并被配置为控制三维存储器，该三维存储器为上述的三维存储器。
[0016]应用本申请的技术方案，提供了一种半导体器件，包括半导体衬底、多个晶体管结构和多个导电通道，多个晶体管结构沿第一方向间隔设置于半导体衬底的一侧，各晶体管结构的栅介质层和栅极层叠设置于半导体衬底表面，各晶体管结构的源/漏区位于栅极两侧的半导体衬底中，位于栅极同一侧的相邻源/漏区沿第一方向延伸后不重叠。采用X
‑
FET结构的晶体管结构可以使有源区变窄，但这会导致用于形成导电通道的接触孔工艺难度增大，而本申请通过使位于栅极同一侧的相邻源/漏区沿第一方向延伸后不重叠，与现有技术相比，能够在保证半导体器件整体工艺版图面积不变的情况下，使源/漏区尺寸沿各晶体管结构的排列方向进一步延伸，从而可以扩大设置导电通道的接触孔的工艺窗口，进而提高了器件设计的灵活性。
附图说明
[0017]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0018]图1示出了在本申请实施例所提供的一种半导体器件的局部俯视结构示意图；
[0019]图2示出了在本申请实施例所提供的另一种半导体器件的局部俯视结构示意图；
[0020]图3示出了在本申请实施例所提供的再一种半导体器件的局部俯视结构示意图；
[0021]图4示出了图1所示的半导体器件中A区域在X方向的剖面结构示意图；
[0022]图5示出了图1所示的半导体器件中B区域的俯视结构示意图；
[0023]图6示出了在本申请实施例所提供的一种半导体器件的制作方法的流程示意图；
[0024]图7示出了根据本申请实施例所提供的一种三维存储器的结构示意图；
[0025]图8示出了根据本申请实施例所提供的一种存储系统的结构示意图。
[0026]其中，上述附图包括以下附图标记：
[0027]10、半导体衬底；110、鳍体段；210、栅极；220、栅介质层；230、源/漏区；30、导电通道；40、隔离结构；300、三维存储器；301、存储器阵列；302、外围电路；303、互连层；400、存储系统；401、三维存储器；402、控制器。
具体实施方式
[0028]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0029]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；多个晶体管结构，沿第一方向间隔设置于所述半导体衬底的一侧，各所述晶体管结构包括栅极、栅介质层和源/漏区，所述栅介质层和所述栅极层叠设置于所述半导体衬底表面，所述源/漏区位于所述栅极两侧的所述半导体衬底中，且位于所述栅极同一侧的相邻所述源/漏区沿所述第一方向延伸后不重叠；多个导电通道，设置于所述半导体衬底上，且所述导电通道与位于所述栅极两侧的所述源/漏区连接设置。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体衬底包括与所述晶体管结构一一对应的鳍体段，所述鳍体段位于同一所述晶体管结构的所述源/漏区之间，且所述栅极跨所述鳍体段设置，所述栅介质层至少设置于所述栅极与所述鳍体段之间。3.根据权利要求1或2所述的半导体器件，其特征在于，位于所述栅极同一侧的所述源/漏区沿所述第一方向交错设置；或所述栅极在所述半导体衬底表面具有第一投影区域，位于所述栅极同一侧的各所述源/漏区与所述第一投影区域的最小间距沿第一方向递增；或所述栅极在所述半导体衬底表面具有第一投影区域，位于所述栅极同一侧的各所述源/漏区与所述第一投影区域的最小间距沿第一方向先递增后递减；或所述栅极在所述半导体衬底表面具有第一投影区域，位于所述栅极同一侧的各所述源/漏区与所述第一投影区域的最小间距沿第一方向先递减后递增。4.根据权利要求1或2所述的半导体器件，其特征在于，在同一所述晶体管结构中，所述导电通道在所述半导体衬底表面具有第二投影区域，位于所述栅极一侧的所述源/漏区在所述半导体衬底表面具有第三区域，所述第二投影区域沿所述第一方向的长度为L1，所述第三区域沿所述第一方向的长度为L2，L2＞2L1。5.根据权利要求1或2所述的半导体器件，其特征在于，在同一所述晶...

【专利技术属性】
技术研发人员：姚兰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：